`timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); //*************code***********// reg rst1_n; reg rst2_n; always@(posedge clk or negedge rst_n)begin if(!rst_n) rst1_n<=0; else rst1_n<=1'b1; end always@(posedge clk or negedge rst_n)begin if(!rst_n) rst2_n<...

`timescale 1ns/1ns module add_4( input [3:0] A , input [3:0] B , input Ci , output wire [3:0] S , output wire Co ); wire [3:0]S1; wire [3:0]S2; add_full u1( .A(A[0]), .B(B[0]), .Ci(Ci), .S(S1[0]), .Co(S2[0]) ); add_full u2( .A(A[1]), .B(B[1]), .Ci(S2[0]), .S(S1[1]), .Co(S2[1]) ); add_full u3( .A(A[2...

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( input A , input B , input Ci , output wire S , output wire Co ); wire S1; wire...

`timescale 1ns/1ns module dajiang13( input [7:0] A, output [15:0] B ); //*************code***********// // 每左移一位相当于乘以2，本题中11111011=251 251=256-4-1 // 因此A*251=A*(256-4-1) //*************code***********// assign B=(A<<4'd8)-(A<<4'd2)-A; endmodule 每左移一位相当于乘以2，每右移一位相当于除以2

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); reg [2:0] current_state; reg [2:0] next_state; parameter S0=0; parameter S1=1; parameter S2=2; parameter S3=3; parameter S4=4; always@(posedge clk or negedge rst_n)begin if(!rst_n) current_state<=S0; else c...

`timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output wire sig_b ); reg r_siga; reg send; reg r_send; reg r1_send; reg r2_send; reg r_ack; reg r1_ack; always @(posedge clka or negedge rst_n)begin if(!rst_n) r_siga<=0; else r_siga<=sig_a; end a...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr ,input [WIDTH-1:0] wdata ,input rclk ,input renc ,input [$clog2(DEPTH)-1:0] raddr ...

`timescale 1ns/1ns module counter_16( input clk , input rst_n , output reg [3:0] Q ); always @(posedge clk or negedge rst_n)begin if(! rst_n) Q<=0; else if(Q==15) Q<=0; else Q<=Q+1; end endmodule 简单计数器没啥可说的

`timescale 1ns/1ns module huawei8//四位超前进位加法器 ( input wire [3:0]A, input wire [3:0]B, output wire [4:0]OUT ); //*************code***********// wire [3:0]F; wire [3:0]P; wire [3:0]G; wire [3:0]C; Add1 uut ( .a(A[0]), .b(B[0]), .C_in(1'b0), .f(F[0]), .g(G[0]), .p(P[0]) ); Add1 uut1 ( .a(A[1]), .b(B[1])...

`timescale 1ns/1ns module huawei6( input wire clk0 , input wire clk1 , input wire rst , input wire sel , output reg clk_out ); //*************code***********// reg r1; reg r2; always @(negedge clk0 or negedge rst)begin if(!rst) r1<=0; else r1<=~r2&~sel; end always @(negedge clk1 or negedge...

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); reg valid; reg [3:0]din; reg [1:0]cnt; reg [1:0]state; reg data; reg en; always@(posedge clk or negedge rst)begin if(!rst) cnt<=0; else if(cnt==3) cnt<=0; else cn...

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); reg [2:0]current_state; reg [2:0]next_state; parameter S0=0; parameter S1=1; parameter S2=2; parameter S3=3; parameter S4=4; parameter S5=5; always @(posedge clk or negedge rst_n)begin if(!rst_n) current_state&l...

`timescale 1ns/1ns module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); reg d_data_ack; reg d1_data_ack; reg d2_data_ack;//两拍后的为了上升沿检测用 reg[2:0] cnt; reg en; always @(posedge clk_a)begin d_data_ack<=data_ack; end always @(posedge clk_a)begin d...

`timescale 1ns/1nsmodule rom(input clk,input rst_n,input [7:0]addr,);reg [3:0] rom[7:0]这种写法的意思是rom是一个深度为8，每个数据是4位的变量，有点像数组。因为本题中addr变化数据马上就发生变化。所以采用组合逻辑，而ROM中的初始值用寄存器的方式提前存储完成，取值时根据addr的值取出即可 reg [3:0] rom [7:0]; always @(posedge clk or negedge rst_n) if(!rst_n) begin rom[0] <= 4'd0; rom[1] <=...