`timescale 1ns/1ns module top_module( input [15:0] in, output [15:0] out ); genvar i; generate for(i=0;i<=15;i=i+1) begin:loop assign out[i]=in[15-i]; end endgenerate endmodule 注意generate的用法，即Verilog里的循环操作

`timescale 1ns/1ns module top_module( input [4:0] a, b, c, d, e, f, output [7:0] w, x, y, z ); wire [1:0] g=2'd3; wire [31:0] h; assign h={a,b,c,d,e,f,g}; assign {w,x,y,z}=h; endmodule b是二进制，d表示十进制

`timescale 1ns/1ns module top_module( input [4:0] in, output out_and, output out_or, output out_xor ); assign out_and=in[0]&in[1]&in[2]&in[3]&in[4]; assign out_or=in[0]|in[1]|in[2]|in[3]|in[4]; assign out_xor=in[0]^in[1]^in[2]^in[3]^in[4]; //assign out_and = &in[4:0]; //assign ou...

`timescale 1ns/1ns module top_module( input [2:0] a, input [2:0] b, output [2:0] c, output d ); assign c=a|b; assign d=a||b; endmodule 按位或每一位参与运算，或是输入信号先或完再一起参与运算，只返回一位数

`timescale 1ns/1ns module top_module( input a, input b, input c, output d ); assign d=a&b&c; endmodule 此题注意按位与和逻辑与的不同，按位与顾名思义，而逻辑与只返回0或1