记录下面试过程，便于复盘中兴微一面，60分钟，感觉不太好1.自我介绍2.介绍一下项目，追问细节实现，如何做的，有什么成果，做了哪些前端工作。主要项目代码量什么水平。3.知道sdc文件么，主要哪些内容，答时钟约束，面积约束，输入输出端口约束，特殊路径约束。4.时钟约束具体约束哪些内容，输入输出端口具体约束哪些内容。5.做过DC么，做过PR么，做过静态时序分析么，分别是什么EDA工具。要是静态时序分析这里出现时序违例，是怎么解决的。还问我布局布线的版图主要关注什么内容。6.跨时钟域传输，如何处理。答:打两拍，异步FIFO，握手。上面你说的具体是针对什么情况，打拍和异步FIFO分别适用什么情况。打拍是单比特，异步FIFO是多比特。追问，多比特是否能用打两拍的方式，为什么。 7.有什么计算机语言基础，或者写过什么，答:C++,Python。 8.coding能力。verilog分别写了简单组合逻辑，时序逻辑电路。verilog写完之后，让我画这个综合出来的电路一般啥样子。然后C++和Python实现矩阵乘法。