数字IC设计秋招吐槽

岗位： SOC设计工程师 (已收到意向)时间： 约50分钟这次面试官非常注重考察候选人对过往设计经验的深度理解和思考，不只是问“做了什么”，而是反复追问“为什么这么做”以及“还能怎么做”。一、 技术深度考察方向面试的核心是围绕简历上的项目经历，从不同维度进行提问，考察基本功和设计思维。系统架构与设计能力：要求阐述一个你负责的、最复杂的数字系统的顶层架构。 深入探讨系统内的总线设计，比如主次总线的选择、协议的考量以及不同总线间的桥接。 关于多时钟域的设计，会提问时钟方案是如何规划的，以及为什么选择特定的频率，考察对时钟和功耗平衡的理解。 性能与时序收敛能力：要求分析自己设计中，时序最紧张的路径出...

希望uu们投票的时候说一下原因目前是前三个在纠结一下了，总包大差不差了，公积金不太一样7%,12%,5%吧。

岗位： 数字IC前端设计 (已收到意向)面试轮次： 共三轮技术面试整体感受：芯原的面试非常务实、技术深度很足。面试官会基于你的项目经验，延伸考察从系统架构、性能优化到后端流程等全方位的能力，尤其注重对设计“权衡 (Trade-off)”和实际问题解决能力的考察。第一轮技术面面试焦点： 侧重于对单个IP设计的深度、PPA优化细节和设计基本功的考察。低功耗设计与权衡：要求详细阐述一个低功耗项目的设计方案，包括要解决的功耗瓶颈是什么。追问为了实现极致的低功耗（如全局时钟关断），牺牲了哪些性能（如唤醒延迟、数据丢失风险）。如何通过设计来弥补或管理这些牺牲，例如提供可配置的工作模式。PPA (功耗、性能...

没有拿到一些塔尖的offer，华子测评挂了，接口人说重测不一定能申请得下来，可能要错过了，应届生应该怎么去选择