数字IC后端面经题目汇总

·  时钟树综合包含哪些子步骤？

·  如何从时钟树log文件获取clock tree latency和clock skew?

·  时钟树怎样检测是否做平？标准是什么？没平怎么修，具体什么步骤？哪些设置可以加，让时钟树合理？

·  如何debug时钟树跑不出来的问题？（提示：一般是卡在balance阶段）

·  从哪里可以快速看到时钟树的级数？级数越长意味着什么？

·  clock tree结构报告中的no_sdc_clock的含义是什么？如果出现这个no_sdc_clock，我们应该如何确保长clock tree没有漏长tree的情况？

·  时钟树综合clock tree synthesis后我们需要看setup时序吗？为什么？

·  PostCTS阶段的时序优化方法有哪些？

·  Setup violation容易出现在哪些场景下？

·  Hold violation 容易出现在哪些场景下？

·  PostCTS跑完后的checklist有哪些？

·  PostCTS后setup 变差150ps，请结合项目案例来解析。

·  PostCTS阶段的clock uncertainty你是如何设置的？与place阶段设置值有何不同？

·  Clock tree上的trunk，leaf分别是指哪段路径？

·  为什么要设置clock net的ndr? 训练营项目是如何设置ndr的？