题解 | #时钟切换#(图文并茂)

`timescale 1ns/1ns
 
module huawei6(
    input    wire    clk0    ,
    input    wire    clk1    ,
    input    wire    rst     ,
    input    wire    sel     ,
    output   wire    clk_out
);
   
 reg  q0, q1  ;

 always@(negedge clk0 or negedge rst)begin
      if(!rst)
          q0 <= 1'b0      ;
      else   
          q0 <= ~sel & ~q1;
 end

always@(negedge clk1 or negedge rst)begin
      if(!rst)
          q1 <= 1'b0      ;
      else   
          q1 <= sel & ~q0;
 end

 assign clk_out = (q0 & clk0)|(q1 & clk1);

endmodule

时钟切换的关键必须在于 在时钟切换的时候两者必须都在低电平 ，不然会产生毛刺。

我们选择在时钟的下降沿处寄存sel 这样保证 sel的跳变不会发生在clk0 和clk1的高电平期间。防止输出阶段导致毛刺

对于q0 只有在q0 为1 的时候输出选择为clk0 而 q0的产生是必须是sel为0 和q1 为0 了 然后在下降沿的时候出发进行选择，此时已经结束了对clk1 的高电平 所以此时不会产生毛刺 同理如此

在1点时：此时sel 变为0 如果此时直接从clk1 变为clk0，就会产生clk_err所示 的毛刺。

在1点时 sel变为0 并且此时q0为0 所以在下一个下降沿（2点时）q1变为0 此时释放clk1的选择

在2点 q1为0 并且sel为0 所以在下一个下降沿（三点时）q0变为1 切换为clk0