题解 | #信号级联合并#
信号级联合并
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`timescale 1ns/1ns
module top_module(
input [4:0] a, b, c, d, e, f,
output [7:0] w, x, y, z );
assign {w,x,y,z} = {a,b,c,d,e,f,2'b11};
//输入，输出时的并行赋值都可以直接用配凑语法来写
endmodule
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