`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); reg [7:0] rr; //alway中的必须为reg always@(*) begin rr = sel; end assign out = in[rr]; endmodule //注意是以此类推，这是道对位输出的题

`timescale 1ns/1ns module top_module( input [3:0] a, b, c, d, e, input [2:0] sel, //这里sel的作用没说清楚 output reg [3:0] out ); //循环语句 不断检测 sel的值 always@(*) //*是直接代入所有变量 begin case(sel) //case的使用 0: out = a; //case中的数字不用检测位宽吗？ //alway...

`timescale 1ns/1ns module top_module( input a, b, c, d, e, output [24:0] out ); wire[24:0] w1,w2; assign w1 = {{5{a}},{5{b}},{5{c}},{5{d}},{5{e}}}; assign w2 = {5{a,b,c,d,e}}; //拼接法 assign out = ~(w1 ^ w2); //xnor (out,w1,w2); //不让用 //用XNOR endmodule

`timescale 1ns/1ns module top_module( input [7:0] a, b, c, d, output [7:0] max);// wire [7:0] t1, t2; assign t1 = a>b?a:b; assign t2 = c>d?c:d; assign max = t1>t2?t1:t2; //三元操作符 endmodule

`timescale 1ns/1ns module top_module( input [15:0] in, output [15:0] out ); genvar i; for(i = 0;i<16;i = i+1) begin assign out[15-i] = in[i]; end //i++不可以 //genvar是可以在statement中循环使用的 endmodule

`timescale 1ns/1ns module top_module( input [2:0] a, input [2:0] b, output [2:0] c, output d ); assign c = a | b; assign d = a || b; //数组默认直接按位或 /* 与：& 按位与；&& 逻辑与； 或：| 按位或；|| 逻辑或；(或者直接叫或) 非：~ 按位非；！ 逻辑非； */ endmodule

`timescale 1ns/1ns module top_module( input [4:0] in, output out_and, output out_or, output out_xor ); assign out_and = ∈ assign out_or = |in; assign out_xor = ^in; //异或xor是^ endmodule

`timescale 1ns/1ns module top_module( input [4:0] a, b, c, d, e, f, output [7:0] w, x, y, z ); assign {w,x,y,z} = {a,b,c,d,e,f,2'b11}; //输入，输出时的并行赋值都可以直接用配凑语法来写 endmodule

`timescale 1ns/1ns module top_module( input [15:0] in, output [15:0] out ); wire[3:0] a,b,c,d;//这个数据类型和C是一样理解的，位宽也是数据类型 //用拼接 assign {a,b,c,d} = in; assign out = {d,c,b,a}; endmodule //16 in //and [3:0] -- 4 * 4 = 16 //4 * (i+1) - 1 * 4(i)

`timescale 1ns/1ns module top_module( input[2:0] in, output a,b,c ); assign {a,b,c} = in; endmodule //就是注意这个拼接写法

`timescale 1ns/1ns module top_module ( input a, input b, input c, input d, output e, output f ); wire ab,cd,oo,pp; and m1(ab,a,b); xor m2(cd,c,d), m3(oo,ab,cd), m6(pp,ab,cd); nor m5(e,oo); or m4(f,pp,d); endmodule //nor门可以缺省一个输入来代替非门 //门级电路只是一个声明，可以在其后多个叠加 //门级电路的名称也是字母或下划线开头