题解 | #根据状态转移表实现时序电路#

`timescale 1ns/1ns

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
 
      output   wire        Y   
);
reg [1:0]state; //QQ
reg [1:0]state_next;
assign Y = state[0]&state[1];
//assign Y = (state==2'b11);  这样写会不通过
always@(posedge clk or negedge rst_n)
begin 
    if(~rst_n)begin
   state <= 2'b00;end
    else
    state <= state_next;

end
always@(*)
begin
    case (state)
     2'b00:begin state_next = A?2'b11:2'b01;end
     2'b01:begin state_next = A?2'b00:2'b10;end
     2'b10:begin state_next = A?2'b01:2'b11;end
     2'b11:begin state_next = A?2'b10:2'b00;end
     default :begin  state_next = 2'b00; end
    endcase
end
endmodule