兆芯 FPGA原型验证-30

1、自我介绍,挑选一个项目讲

2、项目:跨时钟域的单bit怎么处理,两边的时钟关系是什么(快->慢,接近,还是慢->快),dmux如果脉冲(start_pulse)连续到来,那多bit信号(start_pc)能采到吗,不能,单bit打拍了,但是多bit没打拍,肯定读不到啊

项目中出现的时序违例怎么解决的,综合时用的配置是什么,怎么约束1g和2g的

3、异步fifo的知识,格雷码能采错吗,我理解成能采成中间值读出错误数据吗,其实问的是会不会出现亚稳态,肯定有可能。异步FIFO的假空假满,我理解因为读时钟域判断空,而写指针需要打两拍送过来,这个时候读时钟域,读指针和写指针相等,但是可能写入了数据,所以出现假空,然后面试官说我应该是理解错了

4、分享屏幕让我画寄存器和锁存器的setup,hold和tcq时钟触发时到数据改变的延时

5、mem有什么样的搭建方法,用bram和lut搭建分别有什么好处

#通信硬件投递记录#
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老哥收到offer了吗
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发布于 2023-10-09 22:33 北京
这和面设计有啥区别😂
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发布于 2023-09-11 14:46 北京
校友,假空不对吗?
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发布于 2023-09-09 09:40 陕西
有通知二面吗
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发布于 2023-09-08 15:38 陕西
线上吗
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发布于 2023-09-06 21:57 陕西

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真tmd的恶心,1.面试开始先说我讲简历讲得不好,要怎样讲怎样讲,先讲背景,再讲技术,然后再讲提升多少多少,一顿说教。2.接着讲项目,我先把背景讲完,开始讲重点,面试官立即打断说讲一下重点,无语。3.接着聊到了项目的对比学习的正样本采样,说我正样本采样是错的,我解释了十几分钟,还是说我错的,我在上一家实习用这个方法能work,并经过市场的检验,并且是顶会论文的复现,再怎么不对也不可能是错的。4.面试官,说都没说面试结束就退出会议,把面试者晾在会议里面,丝毫不尊重面试者难受的点:1.一开始是讲得不好是欣然接受的,毕竟是学习。2.我按照面试官的要求,先讲背景,再讲技术。当我讲完背景再讲技术的时候(甚至已经开始蹦出了几个技术名词),凭什么打断我说讲重点,是不能听出人家重点开始了?这也能理解,每个人都有犯错,我也没放心上。3.我自己做过的项目,我了解得肯定比他多,他这样贬低我做过的项目,说我的工作是错误的,作为一个技术人员,我是完全不能接受的,因此我就和他解释,但无论怎么解释都说我错。凭什么,作为面试官自己不了解相关技术,别人用这个方式work,凭什么还认为这个方法是错的,不接受面试者的解释。4.这个无可厚非,作为面试官,不打招呼就退出会议,把面试者晾着,本身就是有问题。综上所述,我现在不觉得第一第二点也是我的问题,面试官有很大的问题,就是专门恶心人的,总结面试官说教,不尊重面试者,打击面试者,不接受好的面试者,技术一般的守旧固执分子。有这种人部门有这种人怎么发展啊。最后去查了一下,岗位关闭了。也有可能是招到人了来恶心人的,但是也很cs
牛客20646354...:招黑奴啊,算法工程师一天200?
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09-10 15:05
已编辑
门头沟学院 游戏后端
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