题解 | #优先编码器电路①#

`timescale 1ns/1ns

module encoder_0(
   input      [8:0]         I_n   ,
   
   output reg [3:0]         Y_n   
);

always @(*) begin
casez(I_n)
    9'b0???_????? : Y_n = ~4'b1001;
    9'b?0??_????? : Y_n = ~4'b1000;
    9'b??0?_????? : Y_n = ~4'b0111;
    9'b???0_????? : Y_n = ~4'b0110;
    9'b????_0???? : Y_n = ~4'b0101;
    9'b????_?0??? : Y_n = ~4'b0100;
    9'b????_??0?? : Y_n = ~4'b0011;
    9'b????_???0? : Y_n = ~4'b0010;
    9'b????_????0 : Y_n = ~4'b0001;
    default : Y_n = ~4'b0000;
endcase
end

endmodule