题解 | #异步FIFO#

`timescale 1ns/1ns

/***************************************RAM*****************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/***************************************AFIFO*****************************************/
module asyn_fifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					wclk	, 
	input 					rclk	,   
	input 					wrstn	,
	input					rrstn	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output wire				wfull	,
	output wire				rempty	,
	output wire [WIDTH-1:0]	rdata
);
	localparam ADDR_WIDTH = $clog2(DEPTH);
	reg [ADDR_WIDTH:0] wptr,rptr;
	wire [ADDR_WIDTH:0] wptr_gray,rptr_gray;
	reg [ADDR_WIDTH:0] wptr_gray_reg,rptr_gray_reg;
	reg [ADDR_WIDTH:0] wq1_rptr,wq2_rptr;
	reg [ADDR_WIDTH:0] rq1_wptr,rq2_wptr;
	//二进制计数器
	always @(posedge wclk or negedge wrstn) begin
        if(!wrstn)
            wptr <= 0;
        else if(winc & !wfull)
            wptr <= wptr + 1;
    end
    always @(posedge rclk or negedge rrstn) begin
        if(!rrstn)
            rptr <= 0;
        else if(rinc & !rempty)
            rptr <= rptr + 1;
    end
	//二进制转成格雷码
	assign wptr_gray = wptr ^ (wptr >> 1);
	assign rptr_gray = rptr ^ (rptr >> 1);
	//格雷码存入寄存器
	always @(posedge wclk or negedge wrstn) begin
        if(!wrstn)
            wptr_gray_reg <= 0;
        else
            wptr_gray_reg <= wptr_gray;
    end
    always @(posedge rclk or negedge rrstn) begin
        if(!rrstn)
            rptr_gray_reg <= 0;
        else
            rptr_gray_reg <= rptr_gray;
    end
	//打两拍同步另外一个时钟域的指针
	always @(posedge rclk or negedge rrstn) begin
        if(!rrstn)
			{rq2_wptr,rq1_wptr} <= 0;
		else
			{rq2_wptr,rq1_wptr} <= {rq1_wptr,wptr_gray_reg};
	end
	always @(posedge wclk or negedge wrstn) begin
        if(!wrstn)
			{wq2_rptr,wq1_rptr} <= 0;
		else
			{wq2_rptr,wq1_rptr} <= {wq1_rptr,rptr_gray_reg};
	end
	//判断空满，最高位次高位按位取反后相等说明满
	assign rempty = (rptr_gray_reg == rq2_wptr);
	assign wfull = (wq2_rptr == {~wptr_gray_reg[ADDR_WIDTH:ADDR_WIDTH-1],wptr_gray_reg[ADDR_WIDTH-2:0]});

	dual_port_RAM #(
        .DEPTH(DEPTH),
        .WIDTH(WIDTH)
    ) RAM(
        .wclk(wclk),
        .wenc(winc & !wfull),
        .waddr(wptr[ADDR_WIDTH-1:0]),
        .wdata(wdata),
        .rclk(rclk),
        .renc(rinc & !rempty),
        .raddr(rptr[ADDR_WIDTH-1:0]),
        .rdata(rdata)
    );
	
endmodule