2020校招系列--D创新 硬件芯片开发笔试真题
单选题：
在UVM和SystemVerilog的基础知识中，描述错误的是（）
A.如果某个操作消耗仿真时间，那么这个操作不能定义在function中。
B.当仿真命令行中出现+UVM_VERBOSITY=MEDIUM时`uvm_info("exam","DJI",UVM_LOW)对应的message不会被打印出来
C.build_phase用于创建component而且是top down执行的。
D.sequence中定义dmac变量，此sequence的`uvm_do_with(tr,{tr.dmac == dmac;})语句中的约束不起作用。
单选题：
如下图所示，当CLK1为100MHZ时，约束为set_input_delay -clocks CLK1 -max 5 sig_a,如果CLK1变为50MHZ，那么需要保证约束的效果不变，此时input delay 应该设置为多少？
A.5ns
B.10ns
C.20ns
D.15ns
单选题：
对连续信号进行均匀采样，采样频率为Ns，信号最高截止频率为Nc，折叠频率是：
A.2Ns
B.Nc/2
C.2Nc
D.Ns/2
单选题：
下列说法正确的是（）
A.FPGA全称为复杂可编程门阵列
B.FPGA是基于乘积项结构的可编程逻辑器件
C.Altera的MAX7000系列属于FPGA结构
D.基于SRAM的FPGA器件，每次上电之后必须重新进行配置
