SystemVerilog与Verilog中多重定义
在Verilog和SystemVerilog中，仿真器常常报出多重定义的错误。
最常见的情况就是在写的Testbench中，一般来说，我们首先会创建一个数据包packet类，然后分别在generator、driver、scoreboard等类中调用它，也就是说多个文件包含同一个文件，这时候如何不添加其他语句，仿真器预处理时就会出现多重定义的错误。
`ifndef 在文件中的作用
在头文件中使用#ifndef #define #endif的语句能避免头文件的重定义。
方法：例如要编写packet.sv时，在文件开头写上两行：
`ifndef router_packet `define router_packet
上述语句就可以避免重定义问题了。
那么ta是怎么解决问题的呢？
解决过程
首先，ifndef说的如果没定义就执行从`ifndef到`else或者`endif之间的语句，那么仿真器第一次碰到packet时，确实是还没定义router_packet，那么接着执行packet中的内容，并且执行了`define router_packet，好了，预处理一次以后，router_packet已经被定义了，那么以后再碰到需要执行packet时就会不执行ifndef后面的内容了，这样就解决了上述问题。
ifdef与ifndef怎么用
ifdef：
如果定义了，那么执行ifdef到`else或者`endif之间的内容。
ifndef：
与上面那个相反。
看个小栗子：
module tb;
initial begin
`ifdef FLAG
$display ("FLAG is defined");
`ifdef NEST1_A
$display ("FLAG and NEST1_A are defined");
`ifdef NEST2
$display ("FLAG, NEST1_A and NEST2 are defined");
`endif
`elsif NEST1_B
$display ("FLAG and NEST1_B are defined");
`ifndef WHITE
$display ("FLAG and NEST1_B are defined, but WHITE is not");
`else
$display ("FLAG, NEST1_B and WHITE are defined");
`endif
`else
$display ("Only FLAG is defined");
`endif
`else
$display ("FLAG is not defined");
`endif
end
endmodule 如果仿真时不添加+define ...,则在VCS 2019.06版本下，仿真结果如下： 
如果需要执行前面的语句，则我们可以在命令行中添加+define+FLAG等。
再举个例子，看下：
module tb;
initial begin
`ifndef FLAG
`define FLAG
$display ("FLAG is defined");
`endif
`ifndef FLAG
$display ("FLAG is defined");
`endif
end
endmodule 可以看到，打印语句只执行了一次： 
建议
一般情况下，每个文件，我们最好都添加上ifndef去避免重定义。当然，ifndef与ifdef在其他地方的用处还有很多。
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