利用for循环实现D触发器链(可综合)

module DFF_link(

input clk ,

input rst_n ,

input input_data ,

output output_data

);

reg dff[3:0];

integer loop;

assign output_data=dff[3];

always@(posedge clk&nbs***bsp;negedge rst_n )

begin

if(!rst_n)

begin

for(loop=0;loop<=3;loop=loop+1)begin

dff[loop]<=1'b0;

end

end

else

begin

dff[0]<=input_data;

for(loop=1;loop<=3;loop=loop+1)begin

dff[loop]<=dff[loop-1];

end

end

end

endmodule

喜欢本文的同学欢迎收藏点赞多多留言本文原发于【FPGA hdl


#笔记##读书笔记#
全部评论
感谢楼主分享,学到了
点赞 回复 分享
发布于 2022-06-04 23:21

相关推荐

RickieOne:还有一个面试,上来就笔试算法 1️⃣ 字符串分割不能用 split ,ab&&c,根据&&放到数组上 2️⃣a 到 z 的全部组合情况,包括 a...z 3️⃣多线程,同时打印 1-200 4️⃣sql 代码 考分组 聚合 平均结合 小厂也这样吗,然后就八股 再拷打项目
点赞 评论 收藏
分享
评论
点赞
收藏
分享

创作者周榜

更多
牛客网
牛客企业服务