题解 | #多bit MUX同步器#

alt

这是典型的采用多周期路径同步多比特信号的跨时钟域数据传输方式。

`timescale 1ns/1ns

module mux(
	input 				clk_a	, 
	input 				clk_b	,   
	input 				arstn	,
	input				brstn   ,
	input		[3:0]	data_in	,
	input               data_en ,

	output reg  [3:0] 	dataout
);
    reg data_en_r1;
    reg data_en_r2;
    always@(posedge clk_b or negedge brstn) begin: reg2
        if(~brstn) begin
            data_en_r1 <= 0;
            data_en_r2 <= 0;
        end
        else begin
            data_en_r1 <= data_en;
            data_en_r2 <= data_en_r1;
        end
    end
    
    always@(posedge clk_b or negedge brstn) begin: syn_data_to_clkb
        if(~brstn)
            dataout <= 4'b0;
        else if(data_en_r2)
            dataout <= data_in;
    end
            
endmodule
《Verilog/VHDL必刷习题集》 文章被收录于专栏

Verilog/VHDL必刷习题集,包含基础知识、组合逻辑设计、时序逻辑设计、状态机设计、RAM及FIFO设计等等。

全部评论

相关推荐

不愿透露姓名的神秘牛友
07-23 14:18
点赞 评论 收藏
分享
06-19 19:06
门头沟学院 Java
码农索隆:别去东软,真学不到东西,真事
点赞 评论 收藏
分享
评论
点赞
收藏
分享

创作者周榜

更多
牛客网
牛客网在线编程
牛客网题解
牛客企业服务