第四章 面试经验

ADC方向

ADC方向必问的第一个问题一定架构相关，面试一开始一定会让画整个项目的框图。会提问使用什么架构，为什么使用这个架构，多个架构之间是怎么考虑的，了解这个架构目前的行业现状是什么样的吗。目前主流的ADC架构有：SAR ADC、pipeline ADC、delta sigma ADC、pipeline sar ADC等等，也要会说明他们的特点是什么，设计难点是什么。

SAR ADC的优势是数字模块多，功耗低，但是量化速度慢。主要应用场景在中低精度中低速领域。设计难点在于采样保持电路、比较器和DAC电容等等，设计时要充分考虑噪声、功耗、速度等等的折中。在较高精度下，电容失配还需要配备一定的校准算法。

pipeline ADC的优势是并行量化，速度快，每级的噪声要求不同，后级对噪声的要求低，可以节约硬件开销。但是pipeline ADC无论是子ADC中的FLASH ADC还是级间运放，对于功耗开销都巨大，并且FLASH ADC中的多比较器还要涉及校准。主要应用场景是中高速中高精度领域。设计难点在于级间运放、每级子ADC。温度、电源电压、工艺角和时钟抖动都会影响级间运放的增益，要进行一定的补偿或校准。

pipeline sar ADC是pipeline ADC和SAR ADC的结合。综合了两者的优缺点，可以更好的进行设计折中。主要应用场景是中高速中高精度领域。

delta sigma ADC使用过采样技术，将一部分噪声“搬移”到了带宽外，通过牺牲带宽的方式来获得了更高的采样精度。主要应用场景在低速高精度领域。

画完结构框图之后第一个问题一般是关于采样保持电路的。关于采样保持电路的高频问题就是采样保持电路涉及的非理想效应。因为MOS管的导通电阻可以表示为下式：

从式中可以看出输入信号会导致导通电阻变化，造成采样开关与采样电容构成的RC回路传输函数变化，这种与输入信号相关的谐波会引起非线性失真。一般会使用栅压自举开关，无论什么结构的栅压自举开关，原理大同小异，都是通过电荷守恒保证采样管的VGS近似不变。下面以下图这个较简单的栅压自举开关为例，说明一下面试中经常提问的非理想效应。

在实际电路中，由于寄生电容的影响，VGS11不能被维持在VDD。例如在a点，假设节点a的寄生电容为Cpa，则VGS11可以写为：

可以通过增大Cs或者减小Cpa来想降低电压损失。因此在设计时不能一味的增加MOS管尺寸，也要考虑寄生电容造成的电压损失。同时就算使用了栅压自举开关的结构，还是会引入谐波，引入的三次谐波为：

其中，fin为输入信号的频率，A为输入信号的摆幅，CL为采样电容。一开始面试的时候我就认为栅压自举开关不会再引入谐波了，这个是错误的。由于采样电容已经根据采样热噪声、电容失配和DAC开关时序确定，所以想要减低三次谐波，只能降低导通电阻R。这个也是开关尺寸设计的一部分要求。

除了导通电阻外，采样精度也会受到电荷注入效应的影响。在采样开关关断时，M11管中的电荷将会注入到采样电容中，改变采样信号的值。假设电荷全部注入到采样电容上，引起的误差可以表示为：

可以看到采样管的尺寸越大，电荷注入越明显，产生的误差也就越大。另外拉扎维书上说差分输入可以抵消电荷注入，实际上因为电荷注入还是一个跟输入相关的量（阈值电压会变化，并且VGS也不能保证绝对不变），所以并不能抵消所有的电荷注入。消除电荷注入最好的办法是底级板采样，这个很多论文都有写，要自己去看一下底级板采样的时序是什么样的。

时钟馈通也会影响开关的精度，在开关关断时，因为关闭时采样管的栅端电压会被拉低，通过栅漏电压一部分会馈通到输出端，影响采样精度。这个利用差分采样可以消除。

还有射频馈通，这个效应提到的比较少，但是也可以给面试官讲一下，即使在在开关关断期间，通过源漏电容馈通到输出端。补偿办法可以使用cross couple的方式，通过差分输入互相补偿，抵消这个非理想效应。

时钟抖动对采样开关的影响以经常会被问，而且还会要求写出表达式，评估设计精度所需的时钟抖动要求。采样开关的时钟抖动示意

图如下图所示，

会使开关关断的下降沿产生一个随机的变化，导致每个周期不再是T，引起非线性误差。假设输入的正弦信号为：

时钟抖动引起的是正弦信号采样错误，通过求导等一系列计算，这个时钟抖动引起的电压误差为：

从公式中可以发现频率越高对于时钟抖动的要求越严格。这就需要更好的时钟电路。采样电路对于下降沿时钟更敏感，所以对于下降沿使用更少的逻辑门，减小噪声。

电容失配是所有ADC需要考虑的。电容失配与容值大小有关，

容值越大，失配的相对比例就越小，因此越高精度的ADC需要更大的电容容值。

涉及比较器的问题主要有噪声和失配。在多级比较器中，因为后级的噪声折算到输入端需要除以前级的增益，因此比较器中噪声和失配的考量主要存在与第一级。第一级噪声的简化模型如下图所示，

M1/M2管的热噪声和比较器输入信息被一同存在了寄生电容CP和CN上，直接影响比较器的比较结果。假设积分时间为t，则Ap/An累计的噪声功率为：

其中放电时间t可以用电流和电容来表示，Ap/An节点的噪声等效到输入端需要除以两个输入管的增益，也就是他们的等效跨导。经过一系列化简之后，等效输入噪声可以表示为：

这个公式比较重要，给出了优化比较器噪声的思路。可以降低过驱电压也就是共模输入电压来实现，但是这个电压降低会直接导致比较速度变慢，因此这是一个折中设计的问题。

比较器的失配问题可以由下式表示：

S表示的是器件失配，R表示的是负载失配。其中由于阈值电压、器件和负载引起的失配是静态失调，有设计的器件参数，版图布局等因素有关与输入无关，这种失调一般可以通过比较简单的后台校准来实现修复。如果输入的共模电平会变化，那么过驱电压引起的失调就是动态失调，这个简单校准就很难实现了，可以从减小别的失配入手，减小过驱电压引起失配的系数，也可以通过增加器件的W和L来减小相对失配。这也是一个跟速度和功耗折中的设计。

PLL方向

锁相环在面试问题总体上来讲分为两个方面，一是系统级的环路建模，二就是晶体管级的模块设计。由于业界应用最广泛的还是稳定度较高的电荷泵锁相环（CPPLL），大家了解的最多也接触的最多，所以很多的面试问题都会以此为基础，考量你对锁相环把握的深度。

首先需要知道的是，电荷泵锁相环是数模混合锁相环，相比纯数字或者是纯模拟锁相环。那它的优点有哪些？：1、输出范围大；2、电荷泵与低通滤波器实现的积分效果使得环路增益无限大，以无源滤波器实现了有源滤波器的功能，同时引入的噪声小；3、牵引范围大，VCO 的振荡频率范围；4、能做到静态的相位差为零等优点，因此而得到广泛的应用

然后正常情况面试官会让你画一个锁相环的结构框图

PFD的问题

PFD一般也会让你画个结构图，比如较为经典的三态PFD，两个触发器+逻辑门的这一种

(a)理想PFD；                        (b)带延时的PFD

PFD由于不是很复杂且基本上可以说比较偏数字，不是很模拟，一般性都会问些和死区时间相关的问题，比如说死区的影响以及如何解决死区等。那我们就需要了解死区。

理想情况下，鉴频鉴相器输入相位差Δ𝜙在[-2𝜋,2𝜋]的范围内与VCO调谐电压Vtune有单调且线性的转换关系，如图5.2(a)所示。但是实际鉴频鉴相器的传递函数存在“死区”，即当输入信号的相位误差绝对值小于一定量Δ𝜙dz时，鉴频鉴相器输出脉冲宽度过小，以至于电荷泵将不做出任何响应，此时的转换特性就变成了如上图 (b)所示的形式。“死区”会导致非线性的锁相环传递函数，在分数分频锁相环中，非线性会将调制器输出频谱中高频处的量化噪声和离散分量混叠