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`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg level; always@(posedge clk_fast ,negedge rst_n )begin if(rst_n == 1'b0)begin level <= 1'b0; end else begin if(data_in)begin level <= ~level; end else begin level <= ...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*)begin casex({I_n[0],I_n[1],I_n[2],I_n[3],I_n[4],I_n[5],I_n[6],I_n[7],I_n[8]}) 9'b1111_1111_1: Y_n <= 4'b1111; 9'bxxxx_xxxx_0: Y_n <= 4'b0110; 9'bxxxx_xxx0_1: Y_n <= 4'b0111; 9'bxxxx_xx01_1: Y_n <= 4'...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); //4bit超前进位加法器 wire G_0,G_1,G_2,G_3 ; wire P_0,P_1,P_2,P_3 ; wire CO_0,CO_1,CO_2,CO_3 ; // S = A^B^Ci CO = AB + (A^B)Ci // Gi = Ai&Bi Pi = Ai^Bi assign G_0 = A_in[0] & B_...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); //首先第一种方法就是使用always语句块，用if elseif等来编写 //第二种写真值表，卡诺图化简，用与或非门， assign Y2 = (A[3] & !B[3]) | (!(A[3]^B[3]) & (A[2] & !B[2])) | (!(A[3]^B[3]) &a...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0] d_reg; always@(posedge clk or negedge rst)begin //复位下降沿还是上升沿 if(rst == 0)begin out <= 5'd0; validout <= 1'b0; d_reg &...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); //函数调用 assign c = transform_vers(a); assign d = transform_vers(b); //定义函数 function reg[3:0] transform_vers(input reg[3:0] a); //函数名 即返回值 //input [3:0] a; integer i; reg [3:0]d; //不用wire begin for(i = ...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for(i = 0 ; i <=7 ; i = i+1) begin : data assign data_out[i] =data_in[7-i] ; end endgenerate endmodule

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or negedge rst_n)begin if(rst_n == 0)begin c <= 9'd0; end else begin if( a > b) //c <= {a[7],a} - {b[7],b}; c <= a - b; else //c <= {b[7],b} - {a[7],a}; c...

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n)begin if(rst_n == 0)begin c <= 9'd0; end else begin case(select) 0:begin c <= {a[7],a}; end 1:begin c <=...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0] d_reg; always@(posedge clk or negedge rst)begin if(rst == 0)begin out <= 5'd0; validout <= 1'b0; d_reg <= 16'd0; e...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [2:0]current_state; reg [2:0]next_state; reg [7:0]d_reg; //三段式状态机 always@(posedge clk or negedge rst)begin if(!rst) current_state <= 3'd00...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //感觉和奇偶校验没关系，根据波形可得，sel=0 是偶校验，输入数据1的个数为0，则输出check = 1，否则为0，反之奇校验亦然 //*************code***********// assign check = ~((^bus) ^ sel ); //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg q1; //T触发器只有一个输入，具有翻转和保持的功能，0保持 1翻转，与次态异或 always@(posedge clk or negedge rst)begin if(rst == 0) q1 <= 0; else q1 <= data ^ q1; //非阻塞赋值 end always@(posedge clk or negedge rst)begin ...