`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg apre; always @(posedge clk or negedge rst_n) begin if(~rst_n) begin rise <= 0; down <= 0; apre <= 0; end else begin apre <= a; if(~apre & a) rise <= 1'b1; else rise <= 1'...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire Y2_n , output wire Y3_n , output wire Y4_n , output wire Y5_n , output wire Y6_n , output wire Y7_n ); wire E ; assign E = E3 & ~E2_n & ~E1_n;...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0] d ); wire [7:0] m,n; max max_inst1( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .c(m) ); max max_inst2( .clk(clk), .rst_n(rst_n), .a(a), .b(c), .c(n) ); max max_inst3( .clk(clk), .rst_n(rst...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); reg [7:0] data_out; genvar i; generate for(i=0;i<8;i=i+1) begin:label always @* data_out[i] = data_in[7-i]; end endgenerate endmodule

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always @(posedge clk or negedge rst_n) begin if(~rst_n) c <= 0; else begin if(a>b) c <= a - b; else c <= b - a; end end endmodule

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always @(posedge clk or negedge rst_n) begin if(~rst_n) begin c <= 0; end else begin case(select) 'd0: begin c <= a; end 'd1: begin c <= b; e...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); reg [4:0]out; reg validout; reg [15:0] dreg; //*************code***********// always @(posedge clk or negedge rst) begin if(~rst) begin validout <= 0; out <= 0; dreg &lt...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); reg [1:0] cnt; reg [7:0] dreg; //*************code***********// always @(posedge clk or negedge rst) begin if(~rst) begin cnt <= 0; input_grant <= 0; dreg <= 0; out <...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check = sel? ^bus:~(^bus); //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg q1; always @(posedge clk or negedge rst) begin if(!rst) q1 <= 0; else begin if(data) q1 <= ~q1; else q1 <= q1; end end always @(posedge clk or negedge rst) begin if(!rst) q <...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// assign mux_out = (sel==2'b00)?d3:((sel==2'b01)?d2:((sel == 2'b10)?d1:d0)); //*************code***********// endmodule

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); assign out = in[sel]; endmodule