`timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n , output reg Y3n , output reg ...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*)begin casex(I_n) 9'b1_1111_1111: Y_n = 4'b1111; 9'b0_????_????: Y_n = 4'b0110; 9'b1_0???_????: Y_n = 4'b0111; 9'b1_10??_????: Y_n = 4'b100...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); // assign Y2 = (A[3] > B[3] ) ? 1: // (A[3] < B[3] ) ? 0: // (A[2] > B[2] )...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c = {a[0], a[1], a[2], a[3]}; assign d = {b[0], b[1], b[2], b[3]}; endmodule /* 题目没有难度，只是注意大小端表示的区别a[3:0] a[0:3]； 在verilog中：纯组合逻辑，有返回值（输出），可以被任务task调用； 反之，function不可以调用task，在sv中却可以。 */

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output validout ); //*************code***********// always@(posedge clk or negedge rst)begin if(!rst) out <= 5'd0; else begin case(sel) 2'd0: ...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); reg [1:0] cnt; wire [10:0] out1; wire [13:0] out3; wire [13:0] out7; wire [13:0] out8; //*************code***********// always@(posedge clk or negedge rst)begin if(!rst)...