坚定的仰泳鲈鱼在春招 - 个人主页动态 - 牛客网

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2025-05-16 10:07

天津农学院单片机

题解 | 牛牛的排序

#include <stdio.h> #include <stdlib.h> // write your code here...... void sort(int* array, int n){ int num = 0; for(int i = 0; i < n; i ++){ for(int j = i; j < n; j ++){ if(*(array + i) > *(array + j)){ num = *(array + j); *(array + j) = *(array + i); *(array + i) = num; } } } }...

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2024-09-10 16:24

天津农学院单片机

题解 | #根据RTL图编写Verilog程序#

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg Q1 ; wire always1 ; assign always1 = (Q1 & data_in) ; always@(posedge clk, negedge rst_n)begin if(!rst_n)begin Q1 <= 1'b1 ; end else begin Q1 <= ~data_in ; end end always@(posedge clk, negedge ...

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2024-09-10 15:27

天津农学院单片机

题解 | #边沿检测#

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg signal_delay ; wire signal_pos_edge ; wire signal_nege_edge ; assign signal_nege_edge = (signal_delay & (~a)) ; assign signal_pos_edge = ((~signal_delay) & a) ; always@(posedge clk...

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2024-09-03 22:07

天津农学院单片机

题解 | #ROM的简单实现#

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] rom[7:0] ; always@(posedge clk, negedge rst_n)begin if(!rst_n)begin rom[0] <= 'd0 ; rom[1] <= 'd2 ; rom[2] <= 'd4 ; rom[3] <= 'd6 ; rom[4] <= 'd8 ; rom[5] <= 'd10 ; rom[6] <= 'd...

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2024-09-03 21:52

天津农学院单片机

题解 | #根据状态转移图实现时序电路#

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); localparam S0 = 2'b00 , S1 = 2'b01 , S2 = 2'b10 , S3 = 2'b11 ; reg [1:0] current_state ; reg [1:0] next_state ; always@(posedge clk, negedge rst_n)begin if(!rst_n) current_state <= 'd0 ; else current_state ...

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2024-09-03 08:41

天津农学院单片机

题解 | #根据状态转移表实现时序电路#

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); localparam S1 = 'b00 , S2 = 'b01 , S3 = 'b10 , S4 = 'b11 ; reg[1:0] now_state ; reg[1:0] next_state ; always@(posedge clk, negedge rst_n)begin if(!rst_n) now_state <= 'd0 ; else now_state <= next_state ;...

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2023-08-03 15:27

天津农学院单片机

题解 | #位拆分与运算#sel＝0才输入有效

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg[4:0] out; reg validout; reg[15:0] d_mid; always@(posedge clk or negedge rst)begin if(~rst)begin out <= 0;validout <= 0;d_mid <= 0...

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2023-05-18 08:39

天津农学院单片机

题解 | #256选1选择器#

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); assign out = in[sel]; endmodule

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2023-05-17 18:32

天津农学院单片机

题解 | #五到一选择器#

`timescale 1ns/1ns module top_module( input [3:0] a, b, c, d, e, input [2:0] sel, output reg [3:0] out ); always@(*)begin case(sel) 2'b00:// begin out[3:0] <= a[3:0]; end 2'b01:// begin out[3:0] <= b[3:0]; end 2'b10:// begin out[3:0] <= c[3:0]; end 2'b11:// begin out[3:0] <= d[3:0]; end ...

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2023-05-17 15:22

天津农学院单片机

题解 | #模拟逻辑芯片#

`timescale 1ns/1ns module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f, output p1y, input p2a, p2b, p2c, p2d, output p2y ); wire t0 ,t1 ,t2 ,t3 ,t4 ,t5; and (t0 ,p2a ,p2b), (t1 ,p2c ,p2d), (t2 ,p1c ,p1a ,p1b), (t3 ,p1f ,p1e ,p1d); or (p2y ,t0 ,t1), (p1y ,t2 ,t3); endmodule

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