`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); wire b; assign ready_a = (cnt != 2'd0 || ready_b ); //输出 ready_a reg [1:0] cnt ; reg cnt_flag ; always@(posedge cl...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] seq_flag ; reg [5:0] seq ; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin seq <= 0 ; seq_flag <= 0 ; end else ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] seq ; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin seq <= 0 ; end else if(data_valid) begin seq <= {seq[2:0],data}; //重点是这个 end end always@(posedge clk...

`timescale 1ns/1ns module sequence_detect(input clk, input rst_n, input data, output reg match, output reg not_match); parameter idle = 4'd0 , S1 = 4'd1 , S2 = 4'd2, S3 = 4'd3 ,S4 = 4'd5 ,S5 = 4'd6 , S6 = 4'd7, C1 = 4'd8 , C2 = 4'd9, C3 = 4'd10,C4 = 4'd11,C5 = 4'd12, C6 = 4'd13; reg [3:0] state , ne...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] Cur_state ; reg [1:0] Nxt_state ; reg y; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin Cur_state <= 0; end else Cur_state <= Nxt_state ; end always@(* ) begin case(Cur_state) 2'b...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg [1:0] Cur_state ; reg [1:0] Nxt_state ; reg y; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin Cur_state <= 0; end else Cur_state <= Nxt_state ; end always@(*) begin case(Cur_state) 2'b0...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); assign Y0 = (A[3]<B[3])? 1 : (A[3]==B[3] && A[2]<B[2] )? 1 : (A[3]==B[3] && A[2]==B[2] && A[1]<B[1] ) ? 1 : (A[3]==B[3]...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); wire [7:0] data; genvar i; assign data = data_in ; //利用genvar声明正整数变量 generate for(i=0;i<8;i=i+1) //复制模块 begin : gfor //begi_end的名字 assign data_out[i] = data[7-i] ; end endgenerate endmodule

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always @ (posedge clk or negedge rst_n) begin if( ~rst_n ) begin c <= 9'b0; end else begin case ( select ) 2'b00 : begin c <= {a[7], a}; end 2'b...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [4:0] out ; reg validout ; reg [15:0] d_reg ; //锁存输入 always@(posedge clk or negedge rst)begin if(!rst) begin out <= 0; validout <= 0...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt ; always@(posedge clk or negedge rst) begin if(!rst) begin cnt <= 0; end else cnt <= cnt + 1 ; end reg [7:0] d_reg ; always@(...