FPGA开发流程遵循ASIC开发的流程，都是集成电路方向，coding使用的编程语言和编程逻辑基本一致，绝大多数电子类硬件产品，能使用FPGA做出来，就能用ASIC做出来，通过两种方式都能实现同样的功能。但在IC行业，这二者确实也属于两个不同的领域。有很多想要入行、转行IC的同学，都有“选FPGA还是ASIC”的问题。区分概念往往是做选择的前提，所以首先要明确二者的概念。明确概念FPGA全称是Field Programmable Gate Array，中文名叫现场可编程门阵列，但究其本质它仍是芯片的一种。很多人不清楚FPGA到底算软件还是硬件？其实它介于软硬件之间。如果用它做接口、通信的话，它...

1、数字 ic 方向技术面：写一个四选一选择器说说三段式状态机原理意向的工作地点成绩怎么样用过什么 fpga 板子吗？什么型号的？多少门？项目中有没有用过 fpga综合面：自我介绍，说一下性格和爱好，意向的工作城市，要求多少薪资，对加班怎么看，对 fpga 这块的经历有什么想问的2、IC 开发工程师技术面：时序约束，setup/hold 违例修复方法，前端后端修复方法，后端 Flow，低功耗设计方法，物理验证，项目中的点与问题。HR 面：为什么选择中兴？国内 IC 公司有哪些？如何看待寒武纪？你解决困难的一件事？你获得过哪些奖项？预期工资多少？意向工作地？3、硬件岗首先用中文做自我介绍，面试官确认一下基本信息。整个过程主要围绕简历上的项目开展，要求在纸上边画流程图边讲解，在讲的过程中面试官会就感兴趣的问题提问。面试时长约30 分钟。综合面：意向工作城市在哪？如何看待加班？有什么职业规划？在团队中希望担任什么职责？遇到了问题会怎么解决？有个任务领导安排了，你感觉不能按期完成，怎么办？

一、数字电路 面试1、自我介绍2、学过哪些课程3、基础知识部分           a、亚稳态相关           b、跨时钟域处理相关           c、时序优化的方法4、概述一下简历里面做过的项目5、如何确保你的电路模块是完全正确的，做了哪些验证？一些 corner case 是如何解决？6、有什么问题需要问的二、芯片岗 笔试：1、D 触发器的状态波形图2、组合逻辑电路波形图3、逻辑代数式化简4、无符号除法5、组合逻辑电路有、时序逻辑电路有6、跨时钟域处理方法7、哪段代码会有毛刺8、LUT 搭建逻辑电路三、模拟芯片设计一面问的项目相关东西，要对写在简历上的项目十分熟悉二面模拟部门主管面，问的都是模拟 ic 基础知识，主要集中在运放的增益，补偿问题，以及带隙基准相关问题。

1、数字前端技术面：首先问了简历上的项目框架，由于第一个项目涉及 FPGA 和 STM32,分别问了两者的优势，又问了 FPGA 和 STM32 如何实现项目介绍时的那些功能。接下来问了项目完成过程在遇到了哪些问题，如何解决这些问题。又问了第二个项目，第二个项目是 STM32 低功耗的应用。问了如何实现低功耗，是否采用电源管理模块，遇到了什么问题，如何解决的HR 面：问了家庭背景、为什么选择十所、未来 5 年的计划还有聊了一些家常。

1、嵌入式软件开发1. C++有什么优点？2. 指针和引用的区别？3. static 关键字？4. 类里面的静态函数有什么用？5. C++模板用过没？6. 基类析构函数为什么用虚函数？7. 构造函数需要吗？8. 虚函数表？9. 头文件“ ”与<>有什么区别？10. 字符串转换整形数字：       Char a[]="1323456";       转换成整型数输出。       如果是 16 进制数呢？      （应该是从左向右，每次左移 4 位再+下一个数，再左移 4 位再+）11. 模块化编程需要注意哪些点？12. 设计模式？13. 堆栈溢出出现的情况？      1. 动态空间没有释放      2. 指针非法访问      3. 递归迭代层数太多，堆栈局部变量太多，溢出数组越界14. 还有就是谈一谈项目，把自己做的项目说清楚即可，面试官会根据项目细节提一些比较简单问题15. 字符串反转、01 背包问题、字节对齐让判断结构体大小2、图像算法工程师     面试：首先做一个简单的自我介绍，然后介绍一下自己的项目，介绍完之后，面试官针对项目提问。比如你的网络输入输出是什么，你用的什么深度学习框架？然后也会问一些深度学习的基础知识，比如将一下 CNN 的数学过程，输出特征图大小的计算，等。最后会出一道题目，当时出的是股票买卖题目，要求在复杂度 n 内完成，并且也写出代码。

1、模拟 IC 设计面试环节1、介绍一下自己做的项目2、项目中的稳定性怎么考虑的3、bandgap 里有几种反馈，原理4、运放稳定的条件5、两种两级运放：第一级为常规的5个管子，1.第二级为rail to rail；2.第二级为source follow，哪种增益大；哪种带宽大，哪种容易补偿大概半个小时多吧，模拟 IC 的基础很重要

1、IC 验证工程师项目简介问的非常细，sv 和 UVM 问的都是细节，精确到数据结构。SV 中数组和队列的区别：【队列】结合了链表和数组的优点，可以在它的任何地方添加或删除元素，并且通过索引实现对任一元素的访问，相对于数组来说更加方便灵活

1、数字前端开发工程师面试面试问题：主要是问简历上有关的问题，比如简历上专业技能这块写了什么就针对这个进行提问所问问题：（1）AXI 协议和 IIC 协议的区别是什么？两者之间有什么优缺点？IIC 的传输速度和 SPI 的传输速度哪个快？（2）为什么 AHB 协议可以进行多个 master 和多个 slave 的传输？？（3）你所做的工程是是时钟系统?还是多时钟系统？异步时钟之间是怎么进行传输的？两个异步时钟大小分别是什么？（4）什么是亚稳态？亚稳态的两大特点是什么？（5）静态时序分析的优点有什么？（6）你有什么问题想问我的？笔试题：（1）D 触发器和 latch 的区别？解释同步复位和异步复位的优缺点？（2）解释一下什么叫做 clock gating?并解释一下为什么要做 clock gathing?实现方法有哪些？（3）设计一个 1 到 8 任意切换的分频器，verilog 写（4）建立时间和保持时间的计算问题，在不考虑时钟偏移的情况下（5）根据电路图画出波形图

1、fpga 工程师技术面：先让讲自己最熟悉的一个项目，然后根据你的项目进行提问，问了我夸时钟域怎么解决，格雷码为什么可以进行跨时钟域处理，还让我写了二分频 verilog 代码，还让我分析我的项目中 fpga 最后实现神经网络时精度为什么会下降一点代码题：用查找表方式实现乘法；实现一个按键消抖；实现一个三分频电路简答题：fpga 综合流程选择题：具体忘了，都是一些 fpga 和数字 ic 的基础题2、fpga 工程师岗位在西安天大瑞斯丽酒店，两个面试官，问的项目问题和一些相关问题，比如：1.你写一个 bit流要多久，写过多少位的;2.布局布线的意义是啥 3.vga 显示的红绿蓝原理 4.你用过什么公司的开发版，什么型号1.序列检测器 1010102.二分频电路代码3.把下降沿复位换成上升沿复位怎么写

1、数字后端笔试题：ocv 是什么？em 是什么？setuphold 是什么？还有一些时序计算等等，题较简单面试环节：1.讲讲项目 2.天线效应是什么？问的比较简单2、数字 IC 设计笔试：画状态机，设计分频计数器，还有时序分析

数字 IC 验证1、选择题和填空题是一些基础的数电类型的题，比如格雷码和二进制转换；2、编程题记得有两道题是一道交通控制信号灯，一道求 10000 以内质数相加。3、uvm 结构图以及各个模块主要功能。4、八个外观相同的球，其中有一个比另外七个重，你有一个天平，用最少次数找出这个较重的球。(两次)5、时钟分频器，序列检测器，异步复位同步释放芯片岗面试（技术面+HR 面）技术面主要根据自身项目，画出项目流程图，项目中的一些技术细节1、项目流程图2、时钟域、复位设计3、伪路径的使用4、跨时钟处理5、约束的类型及应用HR 面主要聊工作中最看中的三点，是否知道乐鑫，自己的期望等笔试：1、 进制转换2、 冯诺依曼处理器结构组成3、 触发器波形图4、 编写状态机代码5、 逻辑代数式化简

验证方向1、请简述：定宽数组，动态数组，关联数组，队列四种数据类型的各自特点。解析：（1）定宽数组：其宽度在声明的时候就指定了，故其宽度在编译时就确定了。（2）动态数组：可以在仿真时分配空间或者调整宽度，这样在仿真中就可以使用最小的存储量。在声明时，其下标为空[ ]，使用 new[ ]操作符来分配空间。（3）关联数组：SystemVerilog 提供关联数组来保存稀疏矩阵的元素。一般用在对非常大的空间进行寻址，当对一个非常大的地址空间进行寻址时，SystemVerilog 只为实际写入的元素分配空间，这样可以节省空间。（4）队列：结合了链表和数组的优点。可以在队列中额任何位置增加或者删除元素，这类操作在性能上的损失比动态数组小得多，因为动态数组需要分配新的数组并复制所有元素的值。队列也可以通过索引实现对任何一元素的访问。2、简述在 TB 中使用 interface 和 clocking block 的好处解析：（1）由于在设计当中往往含有几百个端口信号，需要数页来声明信号与端口。所有这些连接都是极易出错的。因为一个信号可能流经过几个设计层次，它必须一遍又一遍的声明和互联，最糟糕的是如果你想添加一个新的信号，它必须在多个文件中定义和连接。而通过interface，便可以解决这些问题，interface 包含了连接，同步，甚至是两个或者多个块之间的通信，只要在 interface 里面声明过的信号与端口，在其它模块都可以共用。（2）使用 clocking block，可以保证测试平台在正确的时间点与信号交互，而不只是随着一个同步时钟采样与验证，一个时钟块，可以对应一个时钟域。3、以下代码中，x 取各个值的概率是多少？x dist {0:=1,[1:3]:=1};解析：x 取 0，1，2，3 的概率都为 1/4

1、数字 IC 设计笔试题：1、 单比特信号去毛刺，4 个时钟周期之内都算是毛刺，请设计电路去除毛刺，用 verilog写出来。2、 现有一个系统，系统中有 3 个主要模块，数据处理模块 A，proc_A,FIFO fifo,数据处理模块 B，proc_B,它们之间的连接关系如下图。proc_A 中有 8 级寄存器流水线，proc_B 中有 12级流水线，在工作中 proc_A 每 1 个时钟周期向 fifo 发送一个数据，如果接收到了 fifo 产生的 aful 信号（表示 fifo“快满了”），此时 proc_A 模块的输入端会停止输入，但 A 的流水线中的数据会继续向 fifo 发送，在 aful 信号拉低后，proc_A 不会立即接收外部输入数据，而是检测自身流水线中没有残余数据后，再开始接收外部数据；proc_B 中有 12 级寄存器流水线，每 2 个时钟周期从 fifo 取一个数据出来。现在此系统的设计目标是：保证数据不丢失的前提下，尽可能的提高系统运行效率，请问 fifo 的最小深度应该为多少？aful 信号应该在什么时候被拉高比较合适？面试环节1、讲讲什么是 sta2、手写 3 分频占空比 50%的 verilog 代码2、数字 ic 实习笔试题1、毛刺检测2、电路序列检测电路3、最小逻辑实现乘法4、perl 正则匹配面试环节技术面：项目框图，异步 fifo

1、IC 验证工程师一面1.总线 AXI4-lite 有哪些通道？五个通道：1 读地址通道、2 读数据通道、3 写地址通道、4 写数据通道、5 写应答通道。2.断言 sequence 分哪两类？立即断言 和 并发断言。3.断言中 and 和 intersect 的区别？and 是两个序列必须具有相同的起始点，但是可以有不同的结束点。intersect 是两个序列必须在相同时刻开始且结束于同一时刻。（换句话说，两个序列的长度必须相等。）4.a[*3]、a[->3]和 a[=3]和区别？a[*3]表示信号“a”连续的三个时钟周期为高。a[->3]表示信号“a”连续或间断地出现 3 次为高，a[=3]表示信号“a”连续或间断地出现 3 次为高。但跟随重复（a[->3]）和非跟随重复（a[=3]表）是唯一不同的是跟随重复是被检验重复的表达式的最后一个匹配应该发生在整个序列匹配结束之前，而非跟随重复不要求。5.phase 的 domain 的概念？6.uvm_component 和 uvm_object 的区别？或者我们已经拥有uvm_object，为什么我们需要uvm_component这种实际派生自的uvm_object类？uvm_component:1 准静态实体（在构建阶段之后，它在整个模拟过程中可用）2 始终连接到给定硬件（DUT 接口）或 TLM 端口