描述 题目描述： 请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。 模块的接口信号图如下：  `timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [4:0] cnt1; always@(posedge clk or negedge rst_n...

这里的match在当拍就拉高。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] data_reg; always@(posedge clk or negedge rst_n) begin: reg_data if(~rst_n) data_reg <= 4'b0; else if(data_valid) data_reg <= {data_reg[2:0], data}; els...

移位寄存器+计数器实现 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [2:0] cnt_seq; reg [5:0] reg_data; always@(posedge clk or negedge rst_n) begin: count_sequence if(~rst_n) cnt_seq <= 3'b0; else if(cnt_seq == 3'd5) cnt_seq <...

加油，好好刷题

使用移位寄存器存储连续的输入a之后，使用casex……endcase判断输入序列是否正确。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] seq_a; always@(posedge clk or negedge rst_n) begin: reg_a if(~rst_n) seq_a <= 9'b0; else seq_a <= {seq_a[7:0], a}; end always@(posedge clk or ...

采用移位寄存器存储输入a的数据，再进行判断即可。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] seq_a; always@(posedge clk or negedge rst_n) begin: reg_a if(~rst_n) begin seq_a <= 8'b0; end else begin seq_a <= {seq_a[6:0], a}; end end always@(posedge clk or n...

本周刷完“Verilog进阶”部分题目😀

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_r1; always@(posedge clk or negedge rst_n) begin:input_delay if(~rst_n) begin a_r1 <= 0; end else begin a_r1 <= a; end end always@(posedge clk or negedge rst_n) begin: gen_edge_dete...

实现ROM，首先要声明数据的存储空间，例如：[3:0] rom [7:0]；变量名称rom之前的[3:0]表示每个数据具有多少位，指位宽；变量名称rom之后的[7:0]表示需要多少个数据，指深度，注意这里深度为8，应该是使用[7:0]，而不是[2:0]; 声明存储变量之后，需要对rom进行初始化，写入数据，然后将输入地址作为rom的索引值，将索引值对应的数据输出。 `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); assign data = rom[addr];...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] state, next_state; // state transition always @ (posedge clk or negedge rst_n) begin if (!rst_n) begin state <= 2'b00; end else begin state <= next_state; end end // next_state logic always @ (...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&I[3] | ~I[5]&~I[4]&I[2]); assign Y[0] = EI & (I[7] | ~I[...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) 9'b111111111 : Y_n = 4'b1111; 9'b0xxxxxxxx : Y_n = 4'b0110; 9'b10xxxxxxx : Y_n = 4'b0111; 9'b110xxxxxx : Y_n = 4'b1000; 9'b1110xxxxx : Y_n = 4'b1001; 9'b11110xxxx : Y_n = 4'b1010; 9'b111110xxx ...

这样的真值表很适合采用case语句实现，解码器多数都可以使用case。注意有x态，因此使用casex……endcase结构。 `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*) begin: truth_table casex(I_n) 9'b111111111: Y_n = 4'b1111; 9'b0xxxxxxxx: Y_n = 4'b0110; 9'b10xxxxxxx: Y_n = 4'b0111; 9'b110xxxxxx: Y_n = 4'b1000; 9...