`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always@(posedge clk or negedge rst_n) begin: count_second if(~rst_n) second <= 6'b0; else if(minute < 6'd60) second <= (second == 6'd60) ? 6'd1:second+1; else second <= 6'b0;...

`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0 = 3'd0, S1 = 3'd1, S2 = 3'd2, S3 = 3'd3, S4 = 3'd4; reg [2:0] c_state; reg [2:0] n_state; always@(posedge clk or negedge rst) begin: part1 if(~rst) c_s...

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0 = 3'd0, S1 = 3'd1, S2 = 3'd2, S3 = 3'd3; reg [2:0] c_state; reg [2:0] n_state; always@(posedge clk or negedge rst) begin: part1 if(~rst) c_state <= ...

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); parameter N = 5; reg [2:0] cnt; reg clk_n; always @(posedge clk_in or negedge rst) begin if(!rst) cnt <= 3'b000; else if (cnt == N-1) cnt <= 3'b000; else cnt <= cnt + 1'b1; end always @(posedge c...

其实本质上是一个简单的数学问题，即如何使用最小公倍数得到时钟周期的分别频比。 设小数为nn，此处以8.7倍分频的时钟周期为例。 首先，由于不能在硬件上进行小数的运算（比如2.1个时钟这种是不现实的，也不存在3.3个寄存器），小数分频不能做到分频后每个时钟周期都是源时钟的nn倍，也无法实现占空比为1/2，因此，考虑小数分频，其实现方式应当为87个clkout时钟周期是10个clkin时钟周期的8.7倍。 所以很简单，根据提示，我们可以进行如下假设：首先设置有两个整数分频电路，一个是奇数一个是偶数，设其分频比为a和b，然后其分别的时钟占N/M个周期。则我们可以得到： aN+bM = 87 N+M ...

对于奇数分频电路，主要难点在于50%占空比的实现。单触发沿在奇数分频中是没有办法实现50%占空比的，因此需要考虑使用双边沿加组合逻辑实现50%占空比。 `timescale 1ns/1ns module odo_div_or #(parameter N = 7) ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [3:0] cnt; always@(posedge clk_in or negedge rst) begin: count if(~rs...

加油，每天都要刷题，拳不离手

二分频利用标准频率的上升沿翻转接口，四分频利用二分频的上升沿，八分频利用四分频的上升沿。 `timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg out2; reg out4; reg out8; always@(posedge clk_in or negedge rst) begin: gen_o...

状态机解法  `timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0 = 3'd0, S1 = 3'd1, S2 = 3'd2, S3 = 3'd3, S4 = 3'd4; reg [2:0] c_state; reg [2:0] n_state; always@(posedge clk or negedge rst) begin: p...

序列为10111，因此存在6个态，命名为S0~S5 题目要求： 1 非重叠检测，因此在状态转移中，任何一个态判断非将会返回S0 2 要求寄存器输出且同步输出结果，即检测到10111的时钟沿就要输出结果，因此需要使用三段式描述，且使用次态作为输出判断标准 两段式和三段式的描述方法主要是针对摩尔机来讲的，个人认为，写硬件代码不需要纠结于具体是哪一种状态机和哪一种段式分布，而应该注意实际需求：1、是否要求检测到后同步输出结果（否则结果晚一拍） 2、是否需要寄存器输出 `timescale 1ns/1ns module sequence_test1( input wire clk , input wi...

和8to12很类似。 `timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg cnt; reg [7:0] data_in_r1; always@(posedge clk or negedge rst_n) begin: count_and_register_input if(~rst_n) begin cnt <= 0; da...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [1:0] cnt; reg [7:0] data_in_r1; always@(posedge clk or negedge rst_n) begin: count_data_in if(~rst_n) begin cnt <= 2'b0; data_in_r1 <...

要实现24bit数据至128bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。24bit数据至128bit数据，相当于5个输入数据+第6个输入数据的拼接成一个输出数据，出于对资源的节省以及时序要求，采用120bit的寄存器（data_lock）进行数据缓存。 为什么采用120bit的寄存器进行数据缓存呢？ 因为120bit刚好能存储5个24bit输入数据，当第6个数据到了之后，将寄存器内缓存的前5个数据数据和第6个输入数据的高8bit输出，剩下的低16bit在下个时钟周期存入到寄存器中。具体实现方式后面根据代码再解释。 为什么不采用更小bit位宽的寄存器存储而是120bit呢？原因如...