`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg q,q1,q2,q3; always@(posedge clk_fast or negedge rst_n)begin if(!rst_n) q<= 'd0; else q<= data_in? ~q:q; end always@(posedge clk_slow or negedge rst_n)begin if(!rst_n)be...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg [2:0] cnt; always@(posedge clk_in or negedge rst)begin if(!rst) cnt <= 3'd111; else cnt<= cnt+1; end assign clk_out2...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [5:0] data; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin data <= 6'b100000; valid_b <= 'd0; ready_a <= 0; end els...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [5:0] data; reg data_out; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin data <= 6'b010000; data_b <= 'd0; valid_b &lt...

`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [4:0] cnt0; reg dec; always@(posedge clk or negedge rst_n)begin if(!rst_n) begin wave <= 'd0; cnt0 <= 'd0; dec <= 'd1; end else case(wave_choise) 0: begin wave <= (cnt...

/* `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] sq; always@(posedge clk or negedge rst_n)begin if(!rst_n) sq <= 'd1; else sq <= {sq[6:0],a}; end always@(posedge clk or negedge rst_n) if(!rst_n) match <= 'd0; else match <= (sq =...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg Y1; reg [1:0] cs; reg [1:0] ns; always@(posedge clk or negedge rst_n)begin if(!rst_n) cs <= 'd0; else cs <= ns; end always@(*)begin case(cs) 2'b0: ns = C?2'b01:2'b0; 2'b1: ns = C?2'b01:2'b11; 2'b10: ...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) 9'b111111111 : Y_n = 4'b1111; 9'b0xxxxxxxx : Y_n = 4'b0110; 9'b10xxxxxxx : Y_n = 4'b0111; 9'b110xxxxxx : Y_n = 4'b1000; 9'b1110xxxxx : Y_n = 4'b1001; 9'b11110xxxx : Y_n = 4'b1010; 9'b111110xxx ...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] P; wire [3:0] G; wire [4:0] C; assign C[0] = C_1; assign CO = C[4]; assign P = A_in ^ B_in; assign G = A_in & B_in; assign C[4:1] = G | P & C[3:0]; assign S = P ^ C; ...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] P; wire [3:0] G; wire [4:0] C; assign C[0] = C_1; assign CO = C[4]; genvar i; generate for(i=0;i<4;i=i+1) begin assign P[i] = A_in[i] ^ B_in[i]; assign G[i] = A_in...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); assign Y2 = (A[3] & !B[3]) | (!A[3] ^ B[3]) & (A[2] & !B[2]) | (!A[3] ^ B[3]) & (!A[2] ^ B[2]) & (A[1] & !B[1]) | (!A[3] ^ B[3]) & (!A[2] ^ B[2]) & (!A[...