`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*) if(!I_n[8]) Y_n = 4'b0110; else if(!I_n[7]) Y_n = 4'b0111; else if(!I_n[6]) Y_n = 4'b1000; else if(!I_n[5]) Y_n = 4'b1001; else if(!I_n[4]) Y_n = 4'b1010; else if(!I_n[3]) Y_n = 4'b1011; else if(!I_n[2]) Y_n = ...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] G,P; wire [4:0] C; wire [3:-1] C_temp; assign CO = C[4]; assign C[0] = C_1; generate genvar i; for(i=0;i<4;i=i+1) begin: block1 assign G[i] = A_in[i] & B_in[i]...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output wire [7:0] d ); wire [7:0] x; reg [7:0] y; always @(posedge clk) y <= c; //y打一拍 sub_mod m1 ( .clk (clk ), .rst_n (rst_n ), .a (a ), .b (b ), .c (x ) ); sub_mod m2 ( .clk (clk ), .rst_n (rs...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0] out, output wire validout ); //*************code***********// reg [15:0] d_reg; wire [3:0] d0,d1,d2,d3; assign {d3,d2,d1,d0} = d_reg[15:0]; assign validout = | sel; always@(posedge clk or negedg...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; reg [7:0] d_reg; always@(posedge clk or negedge rst) if(!rst) d_reg <= 8'b0; else if(cnt == 2'd0) d_reg <= d; else d_reg &lt...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output wire check ); //*************code***********// wire odd_check,even_check; assign odd_check = ^ bus; assign even_check = ~odd_check; assign check = sel ? odd_check : even_check; //*************code***********// endmodule

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output wire out ); assign out = in[sel]; endmodule

`timescale 1ns/1ns module top_module( input [15:0] in, output wire [15:0] out ); generate genvar i; for(i=0;i<16;i=i+1) begin: block1 assign out[i] = in[15-i]; end endgenerate endmodule

`timescale 1ns/1ns module top_module( input wire [2:0] in, output wire a,b,c ); assign {a,b,c} = in[2:0]; endmodule