`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); //set LSB high when finish 6-bits //shift right when data_a valid reg [6:0] r_sft; always@(posedge clk or negedge rst_n) if (!rst_n) r_sft &...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter [2:0] IDLE = 3'd0, GET_0 = 3'd1, GET_01 = 3'd2, GET_011 = 3'd3, GET_0110 = 3'd4; reg [2:0] c_state,n_state; always@(posedge clk or negedge rst_n) if(!rst_n) c_state <= ID...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter [2:0] IDLE = 3'd0, GET_0 = 3'd1, GET_01 = 3'd2, GET_011 = 3'd3, GET_0111 = 3'd4, GET_01110 = 3'd5, GET_011100 = 3'd6, NO_MATCH = 3'd7; reg [2:0] c_state,n_state,cnt; alw...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] r_sft; always@(posedge clk or negedge rst_n) if(!rst_n) r_sft <= 9'h1FF; else r_sft <= {r_sft[8:0],a}; always@(posedge clk or negedge rst_n) if(!rst_n) match <= 1'b0; else match <= ~...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter [3:0] IDLE = 4'd8, GET_0 = 4'd0, GET_01 = 4'd1, GET_011 = 4'd2, GET_0111 = 4'd3, GET_01110 = 4'd4, GET_011100 = 4'd5, GET_0111000 = 4'd6, GET_01110001 = 4'd7; reg [3:0] c_state, n_state; always@...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_reg; always@(posedge clk or negedge rst_n) if(~rst_n) a_reg <= 1'b0; else a_reg <= a; always@(posedge clk or negedge rst_n) if(~rst_n) rise <= 1'b0; else if(!a_reg & a) rise...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output reg [3:0] data ); reg [3:0] rom[7:0]; always@(posedge clk or negedge rst_n) //题目给的答案是组合逻辑或者双边沿采样才能做到 if(!rst_n) data <= 4'd0; else if(addr < 8'd8) data <= rom[addr[2:0]]; else data <= 4'd0; always@(posedge clk...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); parameter [1:0] s_00 = 2'b00, s_01 = 2'b01, s_10 = 2'b10, s_11 = 2'b11; reg [1:0] Q; assign Y = & Q; always@(posedge clk or negedge rst_n) if(!rst_n) Q <= s_00; else case(Q) s_00 : if(A) Q <= s_11; e...

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 | S0&D3); endmodule module sel_exp( input A , input B , input C , output wire L ); data_sel inst ( .S0 (B ), ....

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire Y2_n , output wire Y3_n , output wire Y4_n , output wire Y5_n , output wire Y6_n , output wire Y7_n ); wire E ; assign E = E3 & ~E2_n &amp...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire Y2_n , output wire Y3_n , output wire Y4_n , output wire Y5_n , output wire Y6_n , output wire Y7_n ); wire En; wire [7:0] y; assign En = E3 &...

`timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n , output reg Y3n , output reg Y4n , output reg Y5n , output reg Y6n , output reg Y7n ); always @(*)begin if(!E)begin Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; Y4n =...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&I[3] | ~I[5]&~I[4]&I[2]); assign Y[0] = EI & (I[7] | ~I[...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign {Y,GS,EO} = (!EI) ? 5'b000_0_0 :I[7] ? 5'b111_1_0 :I[6] ? 5'b110_1_0 :I[5] ? 5'b101_1_0 :I[4] ? 5'b100_1_0 :I[3] ? 5'b011_1_0 :I[2] ? 5'b010_1_0 :I[1] ? 5'b001_1_0 :I[0] ?...