`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; //reg [7:0] din; reg [10:0] din; always@(posedge clk or negedge rst)begin if(!rst) cnt<=0; else if(cnt == 2'b11) cnt<=0; els...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); assign Y2 = (A[3]>B[3])|((A[3]==B[3])&(A[2]>B[2]))|((A[3]==B[3])&(A[2]==B[2])&(A[1]>B[1]))|((A[3]==B[3])&(A[2]==B[2])&(A[1]...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [15:0] reg_d; reg [4:0] reg_out; assign out = reg_out; assign validout = sel?1:0; always@(posedge clk or negedge rst)begin if(!rst) reg_d&...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); //几个注意的点：generate要和endgenerate搭配使用 //generate语句中用于标识遍历下标的变量必须使用genvar类型 //generate中for语句第三条件只能是i=i+1,不支持写成i++! genvar i; generate for(i = 0; i<=7;i=i+1)begin assign data_out[i] = data_in[7-i]; end endgenerate ...

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or negedge rst_n)begin if(!rst_n) c<=0; else if(a>b) c<=a-b; else c<=b-a; end endmodule

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); //无符号数高位扩展补0，有符号数高位扩展补符号位，数值才能保持不变。 always@(posedge clk or negedge rst_n)begin if(!rst_n) c<=0; else if(select == 2'd0) c<=a; else if(select == ...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// /* 奇偶校验：检测一段二进制代码中1的个数为奇为偶，记住即可 */ assign check = sel ? ^bus : ~^bus; //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg tmp; always@(posedge clk or negedge rst)begin if(~rst) tmp<=0; else if(data) tmp<=~tmp; else tmp<=tmp; end always@(posedge clk or negedge rst)begin if(~rst) q<=0; else if(tmp...