① 描述了一个跨时钟域的场景。从3M到20M跨时钟域，不用握手不用异步fifo，传递8bit数据（3M的时钟是每个时钟变化一次数据），问应该怎么做？② 异步复位，同步释放的时候第二个触发器在释放的时候有没有可能出现亚稳态？③ 从A时钟域跨到B时钟域，用通常的打两拍来做同步，这两个时钟域的时钟周期要满足什么条件？也就是满足什么条件才可以打两拍？ 时序约束和时序优化；⑤ 对inputdelay和output delay进行提问，input delay属于那一部分？对FPAG有什么影响？⑥  问项目中的跨时钟域。

👋个人背景：双211，非集成电路方向，研究生期间做过fpga开发👏offer1：西安兆芯cpu芯片设计，公积金12确实挺高，公司发展不是很了解，最怕应届裁了💯offer2：504研究所fpga，军工也不好过，进去容易，出来可就难了。🌱offer3：中兴ic开发，已拒还有等华子，华子逻辑岗，哎最想去的公司，希望能给个机会

1.自我介绍2.什么渠道了解的他们公司，公司吸引我的地方有哪些3.简单聊一下意向工作地4.是否对行业薪酬做过评估，意向薪资大概多少5.根据项目，介绍如何学习新知识，以及在电路设计、算法设计上的能力6.介绍一段近两年的经历，关于如何调动不同队员的积极性，完成一项工作，取得了什么样的成果7.介绍一下遇到的最有挑战性的难题，如何解决的，达到了什么样的效果

1、项目FPGA选型，如何衡量资源大小？2、所用RAM类型，大小，深度及其设置的原因？如果是ASIC会如何设置，有什么不同？3、解帧，组帧的数据流，输入输出。4、数据收发的延迟周期数？5、每次传输的数据量大小？能匹配RAM大小吗？6、关于仿真，激励怎么写的，用的什么工具？验证完备吗？验证用了多久？7、频率和位宽？实际带宽能到多少？怎么测出来的？8、有时序违例吗？CRC校验位数？CRC校验对时序的影响？9、接收有做缓存吗？处理时间够吗？考虑过反压吗？10、DC工艺库？哪些输入文件？功耗分析，有哪些组成？面积分析，时序和组合部分分别是多少？11、做了哪些约束？uncertainty设置的依据？set up和hold分别是多少？12、综合的步骤？