韶音科技 可靠性工程师 面经HR面 7.1 （20-30min）HR很和善，问的问题不难回答主要是针对学习成绩、高考排名和所学科目情况针对项目情况也有一些基本的了解随后是一些生活兴趣方面的问题反问总的来说难度不大技术面 7.29 （30min左右）技术面很专业 详细问了项目内容是连续性的追问 针对整个项目框架项目具体细节然后针对某一个板块从你的思路开始深挖包括理论、实践以及解决方案，有一定难度建议多巩固理论知识且追问节奏较快，有压力反问环节综合面 8.5 （30min）是一位女主管 感觉水平很高问题都很有针对性，也是深挖项目感觉她比较追求高效率也可能是我太啰嗦了，建议言简意赅有重点的回答询问方...

一、技术一面（基础技能与项目深度）验证体系与流程描述完整的验证流程（包括计划、环境搭建、测试、回归等）。UVM环境结构：Interface传递方式、Sequence挂载到Sequencer的流程、TLM通信接口类型（句柄/数据传递）。覆盖率模型：功能覆盖率定义（手撕采样代码）、覆盖率信号来源。协议与总线细节AMBA总线：AXI/AHB关键信号（如AXI的ID、READY响应规则；AHB的resp为error时ready保持周期）。模块级 vs. 系统级验证关注点差异。编程与电路实现Verilog语法：阻塞赋值（ = ）与非阻塞赋值（ <= ）的综合电路区别。手撕代码：检测X态（如1bit输入a为x时输出b=1，扩展至2bit）。多任务并行执行方法（fork-join应用）。项目深挖与场景题简历项目细节：DMA验证的功能点、HVP技术原理、Cache机制。跨时钟域处理：单bit/多bit同步方法、异步FIFO约束（max delay设置原因）。二、技术二面（综合设计与验证实践）半导体基础与电路设计晶体管级实现：用PMOS/NMOS搭建NAND门，真值表推导；仅用NAND门实现XOR。验证环境设计实战黑盒验证缺点：状态机错误隐藏风险（如卡死状态），解决方法（增加白盒检查、状态覆盖率）。全流程设计题：案例：DUT输入32bit编码数据，输出1bit判断是否符合规则。要求：搭建验证环境（激励生成、Scoreboard乱序比对、覆盖率模型）、回归测试100%正确性保障策略。调试与优化Scoreboard数据乱序比对方法（标签匹配、时间窗缓存）。时序优化：建立时间违例解决（逻辑重定时、流水线切割）。手撕代码复杂场景：检测数据包异常（如8bit流中定位16bit起始码/结束码，处理中间异常码）。算法类：输入8bit随机数据，输出等差数列公差（需优化代码效率）。三、主管面/HR面（软实力与职业匹配）技术深度延伸项目难点：如时序优化、跨时钟域同步的工程决策依据。设计验证协同：参考模型（Reference Model）与RTL的一致性维护方法。职业规划与企业认知对平头哥业务的了解（如玄铁CPU、DPU发展趋势）。实习/校招差异：平头哥倾向实习转正。行为问题经典提问：最大缺点（需真实且改进性强）、薪资期望、工作地点偏好（成都/上海）。职业规划：技术深耕 vs. 管理路线，学习计划（如参与体系培训）。四、面试特点与备考建议考察重点：技术深度：从晶体管到系统验证的全栈知识链，尤其AMBA协议/UVM。手撕代码：X态检测、FIFO控制器、数据包解析等需注意边界条件。场景设计：验证环境搭建需覆盖激励、检查、覆盖率全要素。避坑提示：简历项目需吃透细节（如时序优化方法、FIFO深度计算非常规场景）。主管面慎谈“兴趣”，需体现技术沉淀与解决问题能力。

1. 阻塞赋值（=） vs 非阻塞赋值（<=） 2. 建立时间 & 保持时间 3. 亚稳态 & CDC设计 4. 时钟门控 & 低功耗 5. 多周期路径 & 虚假路径 6. 组合逻辑环路 7. 同步复位 vs 异步复位 8. 关键路径优化 9. Scan chain & DFT 10. 芯片设计流程网上看到了必易微的笔试题目，分享一下~

面试了一个排名靠前的985的校招候选人，感觉他是太紧张了。同事主面，我旁观，说他言不得体，词不达意，思维完全停滞，话都说不明白，怎么引导都不行，一直在那自言自语，给我同事干红温了。我感觉应该是紧张了，985的基本素质在这保证，怎么着也不能太差吧。保持不卑不亢就行了，紧张有什么用？除了降低评分毫无意义，过不了就下一个呗，过不过也不是你说了算，不要紧张。