题解 | #数据累加输出#

`timescale 1ns/1ns

module valid_ready(
	input 				clk 		,   
	input 				rst_n		,
	input		[7:0]	data_in		,
	input				valid_a		,
	input	 			ready_b		,
 
 	output		 		ready_a		,
 	output	reg			valid_b		,
	output  reg [9:0] 	data_out
);

reg [1:0]cnt_data;
always@(posedge clk or negedge rst_n)begin
	if(~rst_n)
	data_out<=0;
	else if(valid_a&&ready_a)
	   if(cnt_data==0)
	   data_out<={2'b0,data_in};
	   else 
	   data_out<=data_out+{2'b0,data_in};
	else
	data_out<=data_out;
end	


always@(posedge clk or negedge rst_n)begin
	if(~rst_n)
	cnt_data<=0;
	else if(valid_a&&ready_a)
	  cnt_data<=cnt_data+1;
    else
	cnt_data<=cnt_data;
end	


assign ready_a=~valid_b|ready_b;


always@(posedge clk or negedge rst_n)begin
	if(~rst_n)
	valid_b<=0;
	else if(cnt_data==3&&valid_a)
	valid_b<=1;
	else if(ready_b)
	valid_b<=0;
	else
	valid_b<=valid_b;
end	





endmodule

本题两个方向的握手，首先是数据上游部分，当上游valid有效，那么就是接收数据，进行加一操作与累加操作，如果数据无效那么计数停下来也不清空，等到下一次有效数据来的时候再接着加。对于ready信号是受到下游的ready信号与valid控制的当下游数据准备好接收数据的时候，上游的ready也拉高。如果数据准备好以后下游的ready没拉高，那么上游的ready也要拉低，防止旧数据还没发出去，新数据又进来进行相加。当cnt=3时并且此时数据有效时拉高下游valid，之所以加上上游数据有效是因为在上游数据无效的时候也会出现cnt=3的情况，比如在cnt=2的时候上游valid拉低了。