题解 | #信号反转输出#
信号反转输出
https://www.nowcoder.com/practice/9cb3f65e05ac4106aad321db128defb0
`timescale 1ns/1ns
module top_module(
input [15:0] in,
output [15:0] out
);
genvar i;
generate
for(i=0;i<=15;i=i+1)
begin:loop
assign out[i]=in[15-i];
end
endgenerate
endmodule
注意generate的用法，即Verilog里的循环操作
领导捞捞我
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