题解 | #同步FIFO#

`timescale 1ns/1ns
/**********************************RAM************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/**********************************SFIFO************************************/
module sfifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					clk		, 
	input 					rst_n	,
	input 					winc	,//写使能
	input 			 		rinc	,//读使能
	input 		[WIDTH-1:0]	wdata	,//写数据

	output reg				wfull	,//写满信号
	output reg				rempty	,//读空信号
	output wire [WIDTH-1:0]	rdata//读数据
);

reg [$clog2(DEPTH):0] waddr;
reg [$clog2(DEPTH):0] raddr;

always @(posedge clk or negedge rst_n) begin
	if(!rst_n) begin
		waddr <= 0;
	end
	else begin
		waddr <= (winc && !wfull) ? waddr + 1 : waddr;
	end
end

always @(posedge clk or negedge rst_n) begin
	if(!rst_n) begin
		raddr <= 0;
	end
	else begin
		raddr <= (rinc && !rempty) ? raddr + 1 : raddr;
	end
end

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        wfull<=0;
        rempty<=0;
    end
    else begin
        wfull<=(raddr=={~waddr[$clog2(DEPTH)],waddr[$clog2(DEPTH)-1:0]});
        rempty<=(raddr==waddr);//读空，即读地址等于写地址
    end
end

dual_port_RAM #(.DEPTH(DEPTH),.WIDTH(WIDTH)) U_dual_port_RAM
(
	.wclk(clk),
	.wenc(winc &~wfull),//写使能为1且未写满才能写
	.waddr(waddr),  //写地址
	.wdata(wdata),      	//数据写入
	.rclk(clk),
	.renc(rinc & ~rempty),//读使能为1且不是空
	.raddr(raddr),  //读地址
	.rdata(rdata) 		//数据输出
);


endmodule