题解 | #同步FIFO#

`timescale 1ns/1ns
/**********************************RAM************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/**********************************SFIFO************************************/
module sfifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					clk		, 
	input 					rst_n	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output reg				wfull	,
	output reg				rempty	,
	output wire [WIDTH-1:0]	rdata
);

    //fifo内数据计数说明
    reg [$clog2(DEPTH):0] cnt;
    
    //读写地址指针
    reg [$clog2(DEPTH)-1 : 0]  wr_ptr;
    reg [$clog2(DEPTH)-1: 0]  rd_ptr;
    
    //写地址操作
    always@(posedge clk or negedge rst_n )begin
        if(!rst_n)
            wr_ptr<=0;
        else if(winc&&!wfull)
            wr_ptr<=wr_ptr+1;
        else
            wr_ptr<=wr_ptr;
    end

    //读地址操作
    always@(posedge clk or negedge rst_n )begin
        if(!rst_n)
            rd_ptr<=0;
            else if(rinc&&!rempty)
            rd_ptr<=rd_ptr+1;
        else
            rd_ptr<=rd_ptr;
    end

    //辅助计数
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            cnt<=0;
        else if(winc&&!rinc&&!wfull)
            cnt<=cnt+1;
        else if(rinc&&!winc&&!rempty)
            cnt<=cnt-1;
        else
            cnt<=cnt;
    end
    



    //空满状态判断
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            wfull <= 'd0;
             rempty <= 'd0;
        end
        else begin
             wfull  <= cnt==DEPTH;
             rempty <= cnt==0;
        end
    end

	//实例化RAM
	dual_port_RAM #(.DEPTH(DEPTH),
					   .WIDTH(WIDTH))
					   my_RAM(
	 .wclk(clk)
	,.wenc(winc&&!wfull)
	,.waddr(wr_ptr)  //深度对2取对数，得到地址的位宽。
	,.wdata(wdata)      	//数据写入
	,.rclk(clk)
	,.renc(rinc&&!rempty)
	,.raddr(rd_ptr)  //深度对2取对数，得到地址的位宽。
	,.rdata(rdata) 		//数据输出
);




endmodule