题解 | #ROM的简单实现#

`timescale 1ns/1ns
module rom(
	input clk,
	input rst_n,
	input [7:0]addr,
	
	output [3:0]data
);

	reg [3:0] myROM [7:0];
	initial begin
		myROM[0] = 4'd0;
		myROM[1] = 4'd2;
		myROM[2] = 4'd4;
		myROM[3] = 4'd6;
		myROM[4] = 4'd8;
		myROM[5] = 4'd10;
		myROM[6] = 4'd12;
		myROM[7] = 4'd14;
	end

	assign data = myROM[addr];

endmodule

可以使用initial语句给reg类型的变量赋值（确定值，不能是变量），且是可综合的。