题解 | #信号顺序调整#

信号顺序调整

https://www.nowcoder.com/practice/3f6db9ded7ca4de7981c0a826e924563

`timescale 1ns/1ns

module top_module(
    input   wire    [15:0]  in,
    output  wire    [15:0]  out
);

assign out = {in[3:0],in[7:4],in[11:8],in[15:12]};




endmodule

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你这个输出不还是abcd吗?不是要求dcba吗?
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发布于 2023-08-22 10:17 江苏

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