题解 | #奇偶校验#

`timescale 1ns/1ns
module odd_sel(
input [31:0] bus,
input sel,
output check
);

wire even;//注意不要写成event，这是关键字
assign even = ^bus;
assign check = sel?even:~even;
//题目应该是没有错的，它要求最后输出的是检查的解果，而不是校验位的输出结果
/*
1）奇偶效验：输入相同时输出为低，否则为高，0000=0，0001=1，0010=1，0011=0，0100=1，0101=0，0110=0，0111=1，1000=1，1001=0；

2）Sel=1时，如果bus=1（奇校验），则check=1，否则check=0；

3）Sel=0时，如果bus=0（偶校验），则check=1，否则check=0；
*/
endmodule