题解 | #同步FIFO#常规计数器实现

同步FIFO

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`timescale 1ns/1ns

/**********************************RAM************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  
	,input [WIDTH-1:0] wdata      	
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  
	,output reg [WIDTH-1:0] rdata 		
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/**********************************SFIFO************************************/
module sfifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					clk		, 
	input 					rst_n	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output reg				wfull	,
	output reg				rempty	,
	output wire [WIDTH-1:0]	rdata
);

reg [$clog2(DEPTH)-1:0] w_addr,r_addr;

always@(posedge clk or negedge rst_n)begin
	if(~rst_n)begin
		w_addr <= 'b0;
	end
	else if(winc && ~wfull)begin
		w_addr <= w_addr + 1'b1;
	end
end

always@(posedge clk or negedge rst_n)begin
	if(~rst_n)begin
		r_addr <= 'b0;
	end
	else if(rinc && ~rempty)begin
		r_addr <= r_addr + 1'b1;
	end
end

reg [$clog2(DEPTH):0] cnt;
always@(posedge clk or negedge rst_n)begin
	if(~rst_n)begin
		cnt <= 'b0;
	end
	else if(winc && ~wfull)begin
		cnt <= cnt + 1'b1;
	end
	if(~rst_n)begin
		cnt <= 'b0;
	end
	else if(rinc && ~rempty)begin
		cnt <= cnt - 1'b1;
	end
end

always@(posedge clk or negedge rst_n)begin
	if(~rst_n)begin
		wfull <= 1'b0;
	end
	else if(cnt == DEPTH)begin
		wfull <= 1'b1;
	end
	else begin
		wfull <= 1'b0;
	end
	if(~rst_n)begin
		rempty <= 1'b0;
	end
	else if(cnt == 'b0)begin
		rempty <= 1'b1;
	end
	else begin
		rempty <= 1'b0;
	end
end

dual_port_RAM 
#(	
	.DEPTH(DEPTH),
	.WIDTH(WIDTH)
)
dual_port_RAM_u0
(
 	.wclk(clk),
	.wenc(winc&&~wfull),
	.waddr(w_addr),
	.wdata(wdata),      	
	.rclk(clk),
	.renc(rinc&&~rempty),
	.raddr(r_addr),
	.rdata(rdata) 	
);







    
endmodule

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03-15 14:55
已编辑
门头沟学院 golang
bg:双非学院本&nbsp;ACM银&nbsp;go选手timeline:3.1号开始暑期投递3.7号第二家公司离职顽岩科技&nbsp;ai服务中台方向&nbsp;笔试➕两轮面试,二面挂(钱真的好多😭)厦门纳克希科技&nbsp;搞AI的,一面OC猎豹移动&nbsp;搞AIGC方向&nbsp;一面OC北京七牛云&nbsp;搞AI接口方向&nbsp;一面OC上海古德猫宁&nbsp;搞AIGC方向&nbsp;二面OC上海简文&nbsp;面试撞了直接拒深圳图灵&nbsp;搞AIGC方向一面后无消息懒得问了,面试官当场反馈不错其他小厂没记,通过率80%,小厂杀手😂北京字节&nbsp;具体业务不方便透露也是AIGC后端方向2.28约面&nbsp;(不知道怎么捞的我,我也没在别的地方投过字节简历哇)3.6一面&nbsp;一小时&nbsp;半小时拷打简历(主要是AIGC部分)剩余半小时两个看代码猜结果(经典go问题)➕合并二叉树(秒a,但是造case造了10分钟哈哈)一天后约二面3.12&nbsp;二面,让我挑简历上两个亮点说,主要说的docker容器生命周期管理和raft协议使用二分法优化新任leader上任后与follower同步时间。跟面试官有共鸣,面试官还问我docker底层cpu隔离原理和是否知道虚拟显存。之后一道easy算法,(o1空间解决&nbsp;给定字符串含有{和}是否合法)秒a,之后进阶版如何用10台机加快构建,想五分钟后a出来。面试官以为45分钟面试时间,留了18分钟让我跟他随便聊,后面考了linux&nbsp;top和free的部分数据说什么意思(专业对口了只能说,但是当时没答很好)。因为当时手里有7牛云offer,跟面试官说能否快点面试,马上另外一家时间到了。10分钟后约hr面3.13,上午hr面,下午走完流程offer到手3.14腾讯技术运营约面,想直接拒😂感受:&nbsp;因为有AIGC经验所以特别受AI初创公司青睐,AIGC后端感觉竞争很小(指今年),全是简历拷打,基本没有人问我八股(八股吟唱被打断.jpeg),学的东西比较广的同时也能纵向深挖学习,也运气比较好了哈哈可能出于性格原因,没有走主流Java路线,也没有去主动跟着课写项目,项目都是自己研究和写的哈哈
烤点老白薯:你根本不是典型学院本的那种人,贵了你这能力
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