题解 | #根据状态转移图实现时序电路#

使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。

`timescale 1ns/1ns

module seq_circuit(
   input                C   ,
   input                clk ,
   input                rst_n,
 
   output   wire        Y   
);

    reg q1,q0;

    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            q1 <= 0;
        else
            q1 <= (~C)&q0|q1&q0|C&q1;
    end

    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            q0 <= 0;
        else
            q0 <= C&(~q1)|(~q1)&q0|(~C)&q0;
    end

    assign Y = q1&q0|C&q1;



endmodule