历时大概四十分钟：
自我介绍
介绍一下你做的这个项目，这个项目的研究背景和意义，具体实现过程，这个项目是几个人做的，你负责哪几个部分。
你这个项目的难点是什么，如何解决的。对于FPGA内部传输模型和IO传输模型，建立时间余量和保持时间余量的计算公式，你是如何约束的。如果遇到余量为负的情况你是如何解决的。
在这个项目中你遇到过跨时钟域处理的问题吗，怎么解决的。对于单比特信号通过双寄存器进行同步，对于多比特信号通过异步FIFO，但是我这个项目数据量很大，所以加入了一片片外SDRAM来解决跨时钟域处理的问题。
手撕代码题：
检测101序列，只检测第一个101序列即可，不重叠情况，通过三段式状态机来实现：
同步时序描述状态转移
组合逻辑判决状态转移条件
时序电路描述状态输出
你有什么想问的问题：
这个部分都是做什么业务
新人培养模式
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