字节跳动 高级硬件研发工程师-面试问题及解析

面试问题

1. 因为我之前做的硕士课题用过FIR低通滤波器，可能这个属于工科必备知识，所以一面和三面都有让我写FIR滤波器的代码，比如告诉你3阶FIR滤波器，你来写这个module，考察你算法的理解和编程规范，本文所指的代码都是verilog代码。
2. FPGA基础知识，比如组成单元，静态时序分析相关内容。
3. 异步FIFO IP核的组成，其中关键点是多比特跨时钟域，不能直接打2拍，这个时候可以问你跨时钟域处理方法有哪些，FIFO常用方法是格雷码加打两拍，然后读写指针判断空满，记得要在对应的时钟域，FIFO这些问题在很多面试都有考察。
4. 三段式状态机，coding一个序列检测代码。
5. 一个握手与反压的问题，类似于：设计一个并行6输入32比特加法器，输出1个带截断的32比特加法结果，要求用三级流水设计，带前后反压。（这个问题的答案可以看我专栏的文章，数字芯片设计—握手与反压，里面有详细解答）
6. 对于1个异步FIFO，如果写时钟频率是读时钟频率的100倍，是否会出现风险？

问题6解析

1. 可能会产生虚空和虚满，这个也是FIFO设计中安全性的一个体现。但是对于本题，比如写地址同步到读时钟域，判断此时读空与否，可能会判断已经读空，但是由于写时钟频率快，此时又写了很多，所以非空，但是只要深度大于200，因为在读时钟域打了2拍，这个就不会对数据安全性产生影响。
2. 格雷码转换是相邻写地址，尽管读时钟2次采样时看到的不是相邻地址，但这个不影响写时钟频率下的格雷码，不会增大亚稳态发生的概率。
3. 设计存在的问题可能是，对于FPGA来说，同时产生相差100倍的时钟频率比较困难，一般PLL锁相环输出时钟频率最大最小差值不到一百倍，这样可能最小的频率需要自己进行分频处理，时钟扇出质量不好，有timing问题。