【有书共读】《深入理解计算机系统》第四章
本章将介绍处理器硬件的设计，处理器是计算机内最复杂的系统之一。处理器必须执行一系列指令，每条指令执行某个简单操作，指令被编码为由一个或多个字节序列组成的二进制格式。处理器支持的指令和指令的字节级编码称为它的指令集体系结构（Instruction-Set Architecture, ISA)。
1.Y86-64指令体系结构
定义一个指令集体系结构——Y86-64，它的数据类型，指令和寻址方式比x86-64都要少一些。
每条指令需要1~10个字节不等，第一个字节表明指令的类型。这个字节高4位是代码部分，低4位是功能部分，通过代码部分确定指令长度，从而以指令为单位划分字节序列；通过功能部分确定具体的指令；通过寄存器指示符字节确定指令中涉及的寄存器；通过转换数值部分以小段法编码的数字来确定立即数、偏移量、绝对地址等值。
指令集的字节编码必须有唯一的解释，否则就不是一个合法的字节序列。
图4.1 Y86-64指令集
2.逻辑设计和硬件控制语言HCL
实现一个数字系统需要三个主要组成部分：组合逻辑，存储器单元，时钟信号。
逻辑门是数字电路的基本计算元素，它们产生的输出，等于它们输入位值的某个布尔函数。将很多逻辑门组合成一个网，就能构建计算块，称为组合电路。(相当于一个表达式)
算术/逻辑单元(ALU)是一种很重要的组合电路，这个电路有三个输入：两个数据输入及一个控制输入。根据控制输入的设置，电路会对数据输入执行不同的算术或逻辑操作。
算术/逻辑单元(ALU)是一种很重要的组合电路，这个电路有三个输入：两个数据输入及一个控制输入。根据控制输入的设置，电路会对数据输入执行不同的算术或逻辑操作。
存储器和时钟
存储设备都是由同一个时钟控制，时钟是一个周期性信号，决定了什么时候要把新值加载到设备中。
大多数时候，寄存器都保持在稳定状态(用x表示)，产生的输出等于它的当前状态。信号沿着寄存器前面的组合逻辑传播，这时，产生了一个新的寄存器输入(用y表示)，但只要时钟是低电位的，寄存器的输出就仍然保持不变。当时钟变成高电位的时候，输入信号才加载到寄存器中，成为下一个状态y，直至下一个时钟的上升沿。
寄存器是作为电路不同部分中的组合逻辑之间的屏障。每当每个时钟到达上升沿时，值才会从寄存器的输入传送到输出。
寄存器文件(通用寄存器组成的逻辑块) 有两个读端口，还有一个写端口。电路可以读两个程序寄存器的值，同时更新第三个寄存器的状态。每个端口都有一个地址输入，表明选择哪个程序寄存器。
存储设备都是由同一个时钟控制，时钟是一个周期性信号，决定了什么时候要把新值加载到设备中。
大多数时候，寄存器都保持在稳定状态(用x表示)，产生的输出等于它的当前状态。信号沿着寄存器前面的组合逻辑传播，这时，产生了一个新的寄存器输入(用y表示)，但只要时钟是低电位的，寄存器的输出就仍然保持不变。当时钟变成高电位的时候，输入信号才加载到寄存器中，成为下一个状态y，直至下一个时钟的上升沿。
寄存器是作为电路不同部分中的组合逻辑之间的屏障。每当每个时钟到达上升沿时，值才会从寄存器的输入传送到输出。
寄存器文件(通用寄存器组成的逻辑块) 有两个读端口，还有一个写端口。电路可以读两个程序寄存器的值，同时更新第三个寄存器的状态。每个端口都有一个地址输入，表明选择哪个程序寄存器。
3.Y86-64的顺序实现
通常，我们将指令包含的各种操作组织成某个特殊的阶段序列，所有指令遵循统一的序列。
- 取指(fetch)
取值阶段从存储器读取指令字节，放到指令存储器(CPU中)中，地址为程序计数器(PC)的值。
它按顺序的方式计算当前指令的下一条指令的地址(即PC的值加上已取出指令的长度) - 译码(decode)
ALU从寄存器文件(通用寄存器的集合)读入最多两个操作数。（即一次最多读取两个寄存器中的内容） - 执行(execute)
在执行阶段会根据指令的类型，将算数/逻辑单元(ALU)用于不同的目的。对其他指令，它会作为一个加法器来计算增加或减少栈指针，或者计算有效地址，或者只是简单地加0，将一个输入传递到输出。
条件码寄存器(CC)有三个条件位。ALU负责计算条件码新值。当执行一条跳转指令时，会根据条件码和跳转类型来计算分支信号cnd。 - 访存(memory)
访存阶段，数据存储器(CPU中)读出或写入一个存储器字。指令和数据存储器访问的是相同的存储器位置，但是用于不同的目的。 - 写回(write back)
写回阶段最多可以写两个结果到寄存器文件。寄存器文件有两个写端口。端口E用来写ALU计算出来的值，而端口M用来写从数据存储器中读出的值。 -
更新PC(PC update)
根据指令代码和分支标志，从前几步得出的信号值中，选出下一个PC的值。
我们以SEQ(sequential 顺序的)处理器为例讲解CPU的基本原理。每个时钟周期上，SEQ执行处理一条完整指令所需的所有步骤。不过这需要一个很长的时钟周期时间，因此时钟周期频率会低到不可接受。
图4.2 SEQ抽象视图
3.Y86-64的流水线实现
为了设计出一个高效，流水线化的Y86-64ISA处理器，需要调整SEQ中五个阶段的顺序，使更新PC在一个时钟周期开始时执行，修改后的设计称为SEQ+。SEQ到SEQ+中对状态单元的改进称为电路重定时，通常用它来平衡一个流水线系统中各个阶段之间的延迟。在SEQ+各个阶段间插入流水线寄存器，并对信号重新排列，得到PIPE-处理器。
流水线冒险
使用流水线技术，当相邻指令间存在相关时会导致出现问题。
这些相关有：
1、数据相关：下一条指令会用到这一条指令计算出的结果
2、控制相关：一条指令要确定下一条指令的位置，例如在执行跳转、调用或返回指令时。
这些相关可能会导致流水线产生计算错误，称为冒险。
用暂停来避免数据冒险
暂停(stalling)是避免冒险的一种常用技术。让一条指令停顿在译码阶段，直到产生它的源操作数的指令通过了写回阶段，这样我们的处理器就能避免数据冒险。
使用流水线技术，当相邻指令间存在相关时会导致出现问题。
这些相关有：
1、数据相关：下一条指令会用到这一条指令计算出的结果
2、控制相关：一条指令要确定下一条指令的位置，例如在执行跳转、调用或返回指令时。
这些相关可能会导致流水线产生计算错误，称为冒险。
用暂停来避免数据冒险
暂停(stalling)是避免冒险的一种常用技术。让一条指令停顿在译码阶段，直到产生它的源操作数的指令通过了写回阶段，这样我们的处理器就能避免数据冒险。
异常处理
异常可以由程序执行从内部产生，也可以由某个外部信号从外部产生。
简单的三种内部异常：
1、halt指令
2、非法指令
3、访问非法地址
（还有一些外部异常：网口收到新包、用户点击鼠标等）
在简化的ISA模型中，当处理器遇到异常时，会停止，设置适当的状态码，且应该是到异常指令之前的所有指令都已经完成，而其后的指令都不应该对程序员可见的状态产生任何影响。在一个更完整的设计中，处理器会继续调用异常处理程序，这是操作系统的一部分。
异常可以由程序执行从内部产生，也可以由某个外部信号从外部产生。
简单的三种内部异常：
1、halt指令
2、非法指令
3、访问非法地址
（还有一些外部异常：网口收到新包、用户点击鼠标等）
在简化的ISA模型中，当处理器遇到异常时，会停止，设置适当的状态码，且应该是到异常指令之前的所有指令都已经完成，而其后的指令都不应该对程序员可见的状态产生任何影响。在一个更完整的设计中，处理器会继续调用异常处理程序，这是操作系统的一部分。
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