`timescale 100ps/100ps module pulse_detect(input                 clka    ,                     input         ...

`timescale 1ns/1ns module huawei6(     input wire clk0  ,     input wire clk1  ,     input wire rst  ,     input wire sel ,     output reg clk_out ); //*************code***********// r...

`timescale 1ns/1ns module add_half(    input                A   ,    input                B   ,      output    wire        S...

`timescale 1ns/1ns module sale(input clk,             input rst_n,             input sel,             input [1:0] din,             output reg [1:0] drinks_out,     &nbsp...