注意：不能同时判断上升沿和下降沿，虽然能通过提交。看大佬解释才知道“这是经典的错误示范，一个always里不能同时写posedge和negedge，这是不可以综合的。”经典错误解法： `timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0] cnt; reg clk_out; always@(posedge clk_in or negedge clk_in or nege...

两种方案：方案一：设计一个状态机，通过判断sel来选择下一个状态；关于输出使用cur_stata还是next_stata。我做了个实验。两种都可以。但是使用cur_stata得用逻辑输出。next_stata是使用正常的时序输出，具体可以看下面得程序。 `timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //...

学习题解，有两种：1、缓存使用128位。2、缓存使用120位。法一：https://blog.nowcoder.net/n/412264d029f646f5bac55cb77c993ecb?f=comment法二：https://blog.nowcoder.net/n/5ab7265a45244007834b205ea97671b3?f=comment串转并的方式有很多种：①单比特转多比特。这个比较容易，只需使用移位寄存器寄存，然后计数，在相同同的计数值输出结果即可。②多比特转多比特有两种可能，一种可能输出是输入的倍数，另一种可能是输出不是输入的倍数。③输出是输入的倍数，只需使用移位寄存器寄存...

这个时序图有问题把？？能通过的答案也很好理解。但是跟题目的时序图对应不上啊？？有大佬给解惑下不。。按照能够通过测试的程序来进行测试。编写testbench模拟题目的时序。时序图问题：问题一：按照题目的时序，在这个上升沿的位置，rst_n已经是高电平。但是此时mode还是未知状态，这样会导致中间变量num也会是未知状态，如下图所示，而不应该是题目中的样子（是我哪里推理错了吗？）问题二：就像其中一个讨论种说的“参考的时序图是不是有问题，开始的时候number没有延迟而是直接开始加一，到mode变为0的时候又需要延时再减一”？？？问题三：其实就是问题二的问题。和VL51 可置位计数器的问题...

注意：1、注意要使用状态机，确认有哪几个状态；2、注意几个状态相同时next_stata写法；3、注意输出out1和out2改变的时刻。4、注意下面的默认状态，既没有d1,d2,d3输入时，next_stata的取值，不能是S0。S0: next_stata <= d1? S0_5: d2? S1: d3? S2: next_stata; `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output re...

注意：判断输出flag需要用nstata来判断。  always@(posedge clk or negedge rst) if(~rst) flag <= 0; else flag <= nstata==S_10111? 1:0;       `timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter IDLE=0, S_1=1, ...

注意几点：1、3-8译码器选择的输出为0；2、不要忘了定义wire Y0n,Y1n,Y2n,Y3n,Y4n,Y5n,Y6n,Y7n;3、理解全减器含义。 `timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n , output reg Y3n , output reg Y4n , output reg Y5n , output reg Y6n , output reg Y7n ); alway...

3-8 译码器 。下面文件讲解的很详细。字面意思：通过A3,A2,A1来选择Y0-Y7其中一个支路。链接SNx4HC138 3线路至8线路解码器/多路信号分离器8.1 Overview The SNx4HC138 devices are 3-to-8 decoders and demultiplexers. The three input pins, A, B, and C, select which output is active. The selected output is pulled LOW, while the remaining outputs are all HIGH. Th...

主要是异步时钟的同步。需要使能信号在clk_a下打一拍；在clk_b下再打两拍；问题一：这里我一直有一个疑惑：为什么要再alk_a下先打一拍？在异步FIFO种时钟同步的时候也有这一拍。看到下面这个一个解释。“在原时钟a下进行一拍寄存，对于输入进行寄存是很常见的方法，主要是去除毛刺等，做一个本时钟域的同步，”感觉有道理。https://blog.nowcoder.net/n/781da206e2114e358eabb1bb301d21ac?f=comment问题二:在clk_b下再打两拍；我明白这个是为了同步到clk_b时钟下。但是这个为什么是需要打两拍？（刚开始学习，，只知道这样用，，，但是还...

本题目中gray_code是两个周期改变一次！看到揭发中有两种方法。法一：计数器2个周期变一次，可以设置一个5bit的二进制计数器，忽略最低位。想到了这一道题目：使用cnt进行分频：VL37 时钟分频（偶数）https://www.nowcoder.com/practice/49a7277c203a4ddd956fa385e687a72e法二：设置flag，每clk改变一次状态。下面参考https://blog.nowcoder.net/n/deb4d589e22444f794708bbaee2a88ec?f=comment使用自然二进制码计数时，相邻数据之间可能会产生多bit的变化...

参考：https://blog.nowcoder.net/n/58228b413e6d43689a50050d94886684?f=comment同步FIFO，FIFO的位宽和深度可配置观察题解发现主要是两种解法。法一：a、FIFO中的ram一般是双端口ram，所以有独立的读写地址。因此可以一种是设置读，写指针，写指针指向下一个要写入数据的地址，读指针指向下一个要读的地址，最后通过比较读指针和写指针的大小来确定空满状态。 b、设置一个计数器，当写使能有效的时候计数器加一；当读使能有效的时候，计数器减一，将计数器与ram的size进行比较来判断fifo的空满状态。这种方法设计比较简单，...

参考题解。有三点注意：1、对于S4输出flag输出控制是由现态单独控制的，因此是摩尔机；2、摩尔机最后添加了状态S4，从状态转移上看输出节拍会晚一拍，但由于是组合逻辑输出，因此实际上并没有晚一拍！！！3、两段式和三段式的描述方法主要是针对摩尔机，应该注意：1）、是否要求检测到后同步输出结果（否则结果晚一拍） 2）、是否需要寄存器输出。这个2）什么意思？有大佬能解释下吗。两段式就是输出块和次态切换块合并。 `timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output ...

首先看题解才知道需要把number延时一个节拍；但是有个非常大的两个疑问向求大佬解释下，，1、这个上升沿判断的时候，判断的rst_n不就是低电平吗？？？那这时候zero不应该是zero<= 0.为什么波形会是zero置1？？？ always@(posedge clk or negedge rst_n)begin if(!rst_n)begin zero <= 0; end else zero <= num_reg==4'b0000; end 2、第二个问题：我明白题目为了在下图种1的位置，让0和zero在同一个时钟。所以需要设置一个num_reg，把number再延后一个节拍...