`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); reg[size*2-1:0]temp; wire [size*2-1:0] temp0 ; wire [size*2-1:0] temp1 ; wire [size*2-1:0] temp2 ; wire [size*2-1:0]temp3 ; assi...

`timescale 100ps/100ps module pulse_detect( input clka, input clkb, input rst_n, input sig_a, output sig_b ); reg qa; reg [2:0]qb; assign sig_b=qb[2]^qb[1]; always@(posedge clka or negedge rst_n) if(!rst_n)begin qa<=0; end else begin qa<=(sig_a)?(~qa):qa; end always@(posedge clkb or negedge rs...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); reg out2,out4,out8; reg [2:0]cnt; assign clk_out2=out2; assign clk_out4=out4; assign clk_out8=out8; //*************code***********// always@(posedge clk_in or ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); localparam s0=3'b001; localparam s1=3'b010; localparam s2=3'b011; localparam s3=3'b100; localparam s4=3'b101; localparam s5=3'b110; localparam s6=3'b111; reg[2:0]state,next; reg[5...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg [4:0]cnt_p; reg [6:0]cnt; reg clk; assign clk_out=...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); reg [2:0]Y1; assign EO=EI&(~(EI&&I)); assign GS=EI&(EI&I); assign Y=Y1; always@(*) if(EI==1'b1)begin casez(I) 8'b1???????:Y1=3'b111; 8'b01??????:Y1=3'b110; 8'...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); and g0and(g0,A_in[0],B_in[0]), g1and(g1,A_in[1],B_in[1]), g2and(g2,A_in[2],B_in[2]), g3and(g3,A_in[3],B_in[3]), p0and(p0and,p0,C_1), p1and(p1and,p1,c00), p2and(p2and,p2,c01), p3...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); not a3no(a3no,A[3]), a2no(a2no,A[2]), a1no(a1no,A[1]), a0no(a0no,A[0]), y0no(Y0nor,Y0), y1no(Y1nor,Y1); and y0a2and(Y02,a3xnor,a2), y0a1and(Y01,a3xnor,a...

`timescale 1ns/1ns module sale( input clk , input rst_n , input sel ,//sel=0,5$dranks,sel=1,10&=$drinks input [1:0] din ,//din=1,input 5$,din=2,input 10$ output reg [1:0] drinks_out,//drinks_out=1,output 5$ drinks,drinks_out=2,output 10$ drinks output reg change_out ); reg money; always@(posedge...

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in, output wire dout ); reg[3:0]temp; reg vaild_temp; reg [1:0]point=2'b00; always@(posedge clk or negedge rst) if(!rst)begin vaild_temp<=0; temp<=0; end else begin point<=point+1'b1; ...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]temp1; wire [7:0]temp2; compare com1( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .out(temp1) ); compare com2( .clk(clk), .rst_n(rst_n), .a(a), .b(c), .out(temp2) ); compare c...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg q0,q1; always@(posedge clk or negedge rst_n) if(!rst_n)begin q0<=0; q1<=0; end else begin q0<=(q0&C)|(q1&~C); q1<=(~q0&C)|(q1&~C); end assign Y=(q0&q1)|(q0&C); endmodule

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output reg out ); always@(*) if(sel<=8'd255 & sel>=0) out=in[sel]; else out=0; endmodule

`timescale 1ns/1ns module top_module( input [4:0] a, b, c, d, e, f, output [7:0] w, x, y, z ); wire [31:0]temp; assign temp={a,b,c,d,e,f,2'b11}; assign {w,x,y,z}=temp; endmodule