`timescale 1ns/1ns module multi_sel( input [7:0] d, input clk, input rst, output reg input_grant, output reg [10:0] out ); reg [1:0] grant_cnt; reg [10:0] din; // grant_cnt计数 always @(posedge clk or negedge rst) begin if (!rst) begin grant_cnt <= 0; end else if (grant_cnt == 2'd3) begin grant_cnt...