数字IC想问问大家研究生期间做的都是FPGA的项目，没有接触过芯片设计，请问如果要投数字芯片工程师还需要去学哪些技能呢？

兄弟们，海康这个进度卡着快半个月啦，有没有人跟我一样一样的。。。

ZEKU给我筛简历筛了一个月，今天一登录，状态是进入人才库。。。投了十几个公司，基本都杳无音讯。不得不说我开始有点慌了。。。

/大无语事件，加锤子的clk和rst_n啊，都用不到，气笑了/ `timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, input clk, input rst_n, output [3:0]c, output [3:0]d ); // always @(posedge clk or negedge rst) // begin assign c=change(a); assign d=change(b); // end function [3:0]change; input [3:0] data; begin ch...

/看了答案区和评论区，想说一下，一般我们在verilog的主程序中是不写代码的，只进行各个模块的实例化工作。/ `timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d  ); wire [7:0]m,n; comparew u1( .clk(clk), .rst_n(rst_n), .data1(a), .data2(b), .data3(m) ); comparew u2( .clk(clk), .rst_n(rst_...

/简单的if else即可满足，需要注意的是每个判断都尽可能的用begin end 进行框死，以免运行时出现误判的问题/ `timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c  ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin c<=0; end else begin if(a>b) begin c<=a-b; end else begi...

/* 利用case完成简单的选择器 */ `timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin c<=0; end else begin case(select) 2'd0:c=a; 2'd1:c=b; 2'd2:c=a+b...

/* 提醒：一定要注意题干的这句话：sel=0时: 不输出且只有此时的输入有效 ! 所以sel=0时，数据才能送入寄存器保存，并当sel为其他数值时，针对sel=0时输入的数值进行位拆分与运算！ 并且要完全吻合题目给出的逻辑的话，就不能把位拆分后的数放入新的四个4位寄存器再进行运算，因为那样会多出一个时钟的延迟， 直接进行位拆分后的运算即可 */ `timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); ...

/*答案有问题，是反的。 其次，通过这道题，学习了^的用法：可以利用^A来实现判断A中1的个数的奇偶性。 参考资料：https://blog.csdn.net/Reborn_Lee/article/details/89813335 */ `timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //**code// reg [32:0]reg1; reg check1; always @ (*) begin reg1<={~bus,sel}; check1<=^reg1; end ...

//用case语句代替else if来实现异步复位的串联T触发器 由T触发器的真值表可知，T=1时， Qn+1 = ~ Qn ，T=0时， Qn+1 = Qn 即：输入为1时，输出0到1到0不断翻转，输入为0锁存上一个时序结果 `timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //**code// reg q1; always @(posedge clk or negedge rst) begin if(!rst) begin q <=0; q1<=...