1.题目 输入一个包含了四个数据[3:0][7:4][11:8][15:12] 的16位数据, 根据sel选择输出四个数据的相加结果,并输出valid_out信号（不输出时拉低） 0: 不输出且只有此时的输入有效 （即只有当sel=0时，输入的d才是有效的） 1：输出[3:0]+[7:4] 2：输出[3:0]+[11:8] 3：输出[3:0]+[15:12] sel 输出out[4:0] ...

1.题目 给定一个输入d[7:0]，在每个时钟周期连续输出该值的1/3/7/8倍，并在输出d*1的值时，输出一个周期的有效信号 2. 解题思路        从给定的参考波形中可以看出，在clk上升沿时检测到d值，out会连续输出4个值（分别为d的1/3/7/8倍），连续输出完4个值后，clk会继续采集当前的d值，然后又连续输出4个值。 所以需要注意这种情况：在连续输出4个值的时候，d的值发生了变化，此时clk没有检测到新变化的d值（如波形图中6变化到128，在输出6的1/3/7/8倍的值时，中途d变化...

1.题目：对输入的32位数据d[31:0]进行奇偶校验，如果sel=0，则此次进行偶校验，即check输出的值要保证{d,check}中有偶数个“1”；如果sel=1，则为奇校验，即数据d加上check的值要有奇数个‘’1” 2.解题思路：         考虑到异或的功能是：相同为0，不同为1，那么数据d中所有的“0”可以不用考虑（所有“0”异或为0），那么数据d[31:0]按位异或结果为“0”，说明d中 有偶数个“1”； 如果数据d[31:0]按位异或的结果为“1”，则...