`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for(i=0;i<8;i=i+1'b1) begin : template_inst assign data_out[i]=data_in[7-i]; end endgenerate endmodule

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or negedge rst_n) if(!rst_n) c<=9'd0; else if(a>b) c<=a-b; else c<=b-a; endmodule

`timescale 1ns/1ns module data_select( input wire clk, input wire rst_n, input wire signed [7:0] a, input wire signed [7:0] b, input wire [1:0] select, output reg signed [8:0] c ); always@(posedge clk or negedge rst_n) if(!rst_n) c<=9'd0; else case(select) 2'd0 : c<={a[7],a}; 2'd1 : c<={b[7...

`timescale 1ns/1ns module data_cal( input wire clk, input wire rst, input wire [15:0] d, input wire [1:0] sel, output reg [4:0] out, output reg validout ); //*************code***********// reg [15:0] d_reg ; always@(posedge clk or negedge rst) if(!rst) out<=5'd0; else if(sel==2'd0) d_reg<=d; e...

`timescale 1ns/1ns module multi_sel( input wire [7:0]d , input wire clk, input wire rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; reg [10:0] din; always@(posedge clk or negedge rst) if(!rst) cnt<=2'd0; else cnt<=cnt+1'b1; always@(posedge c...

`timescale 1ns/1ns module odd_sel( input wire [31:0] bus, input wire sel, output wire check ); //*************code***********// assign check = sel==1'b1 ? ^bus : ~^bus ; //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg T1; always@(posedge clk or negedge rst) if(rst==1'b0) T1<=1'b0; else if(data==1'b1) T1<=~T1; else T1<=T1; always@(posedge clk or negedge rst) if(rst==1'b0) q<=1'b0; else if(T...